包括管道锁存电路的半导体器件制造技术

本发明专利技术涉及一种包括管道锁存电路的半导体器件。该半导体器件包括输入控制信号生成电路，该输入控制信号生成电路：在执行内部操作时生成输入控制信号，以及，基于时钟的频率是否对应于预设的频率范围来调整生成输入控制信号的时间点。该半导体器件包括输出控制信号生成电路，该输出控制信号生成电路在执行内部操作时在等待时间过去之后生成输出控制信号。该半导体器件包括管道锁存电路，该管道锁存电路：基于输入控制信号来对输入数据进行锁存，以及，基于输出控制信号来输出被锁存的输入数据作为输出数据。据作为输出数据。据作为输出数据。

【技术实现步骤摘要】
包括管道锁存电路的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求2021年8月31日在韩国知识产权局提交的申请号为10
‑
2021
‑
0115970的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。


[0003]本公开涉及一种包括管道锁存电路的半导体器件。

技术介绍

[0004]半导体器件可以包括管道锁存电路，该管道锁存电路包括多个锁存电路以便有效地处理在其中传输的信号。管道锁存电路的信号处理方案可以被实现为使得锁存同步于输入时序所输入的信号并且同步于输出时序来输出所锁存的信号。

技术实现思路

[0005]在一个示例中，半导体器件可以包括：输入控制信号生成电路，其在执行内部操作时生成输入控制信号，以及，基于时钟的频率是否对应于预设的频率范围来调整生成输入控制信号的时间点；输出控制信号生成电路，其在执行内部操作时在等待时间过去之后生成输出控制信号；以及管道锁存电路，其：基于输入控制信号来对输入数据进行锁存，以及，基于输出控制信号来输出被锁存的输入数据作为输出数据。
[0006]在一个示例中，半导体器件可以包括：输入数据生成电路，其：在执行内部操作时生成输入数据，以及，基于时钟的频率是否对应于预设的频率范围来调整生成输入数据的时间点；第一锁存电路，其：通过基于输入控制信号的第一比特位来对输入数据进行锁存而生成第一锁存数据，以及，基于输出控制信号的第一比特位来输出第一锁存数据作为输出数据；以及第二锁存电路，其：通过基于输入控制信号的第二比特位来对输入数据进行锁存而生成第二锁存数据，以及，基于输出控制信号的第二比特位来输出第二锁存数据作为输出数据。
附图说明
[0007]图1是示出根据本公开的示例的半导体器件的配置的框图。
[0008]图2是示出图1所示的等待时间集(latency set)信息信号生成电路的示例的图。
[0009]图3是用于说明图2所示的等待时间集信息信号生成电路的操作的表。
[0010]图4是用于说明图1所示的等待时间信号生成电路的操作的表。
[0011]图5是示出图1所示的时序控制信号生成电路的示例的电路图。
[0012]图6是用于说明图5所示的时序控制信号生成电路的操作的表。
[0013]图7是示出图1所示的内部输入控制信号生成电路的示例的电路图。
[0014]图8是示出图1所示的内部输入控制信号生成电路的另一示例的电路图。
[0015]图9是示出图1所示的输入数据生成电路的示例的电路图。
[0016]图10是示出图1所示的输入数据生成电路的另一示例的电路图。
[0017]图11是示出图1所示的管道锁存电路的示例的图。
[0018]图12和图13是用于说明在图1所示的半导体器件中执行的内部操作的时序图。
具体实施方式
[0019]在下面实施例的描述中，术语“预设的”指示当参数在过程或算法中使用时，该参数的数值是预先决定的。根据实施例，该参数的数值可以在过程或算法开始时或在过程或算法执行的同时被设置。
[0020]诸如“第一”和“第二”等用于区分各种部件的术语不受这些部件的限制。例如，第一部件可以被称为第二部件，反之亦然。
[0021]当一个部件被称为“耦接”或“连接”到另一部件时，应当理解的是，这些部件可以彼此直接耦接或连接，或者通过介于其间的另一部件而彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一部件时，应当理解的是，这些部件彼此直接耦接或连接，而不存在介于其间的另一部件。
[0022]“逻辑高电平”和“逻辑低电平”被用于描述信号的逻辑电平。具有“逻辑高电平”的信号区别于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据一个实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据一个实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，具有逻辑高电平的信号可以根据实施例而被设置为具有逻辑低电平，而具有逻辑低电平的信号可以根据实施例而被设置为具有逻辑高电平。
[0023]在下文中，将通过实施例更详细地描述本公开的教导。这些实施例仅用于举例说明本公开的教导，而本公开的保护范围不受这些实施例的限制。
[0024]本公开的一些示例针对包括管道锁存电路的半导体器件。
[0025]根据本公开的示例，当基于时钟频率来改变管道锁存电路中锁存的数据被输出的时间点时，通过根据时钟频率是否对应于预设的频率范围来调整数据被输入到管道锁存电路的时间点，可以不管时钟频率而防止重写(overwrite)，并且可以使随着管道锁存电路中包括的锁存电路的数量增加而增大的输出负载减少。
[0026]图1是示出根据本公开的示例的半导体器件10的配置的框图。如图1所示，半导体器件10可以包括寄存器电路(REGISTER)101、频率信息信号生成电路(FIS GEN)103、等待时间集信息信号生成电路(LSS GEN)105、等待时间信号生成电路(LS GEN)107、时序控制信号生成电路(TCS GEN)109、命令输入电路(COMMAND INPUT CIRCUIT)111、数据储存电路(DATA STORAGE CIRCUIT)113、输入控制信号生成电路115、输出控制信号生成电路121、输入数据生成电路(DIN GEN)127、管道锁存电路(PIPE LATCH)129和数据输出电路(DATA OUTPUT CIRCUIT)131。在本实施例中，半导体器件10可以用存储器件来实现。可以从外部设备(未示出)向半导体器件10施加命令CMD、时钟CLK和数据时钟WCK，并且半导体器件10可以执行包括写入操作和读取操作的各种内部操作。本实施例描述了半导体器件10执行各种内部操作之中的读取操作的示例。
[0027]寄存器电路101可以储存和输出频率信息码OP、频率比信息信号RTO和模式使能信
号EN。寄存器电路101可以从外部设备(未示出)接收和储存关于频率信息码OP、频率比信息信号RTO和模式使能信号EN的信息。频率信息码OP可以具有关于时钟CLK的频率的信息。例如，当时钟CLK的频率为第一频率时，频率信息码OP可以具有第一逻辑电平组合。当时钟CLK的频率为第二频率时，频率信息码OP可以具有第二逻辑电平组合。频率比信息信号RTO可以指示时钟CLK的频率与数据时钟WCK的频率之间的比。例如，当时钟CLK的频率与数据时钟WCK的频率之间的比为1:2时，频率比信息信号RTO可以具有第一逻辑电平。当时钟CLK的频率与数据时钟WCK的频率之间的比为1:4时，频率比信息信号RTO可以具有第二逻辑电平。第一逻辑电平和第二逻辑电平可以分别被设置为逻辑高电平和逻辑低电平。根据一个实施例，第一逻辑电平和第二逻辑电平可以分别被设置为逻辑低电平和逻辑高电平。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：输入控制信号生成电路，其：在执行内部操作时生成输入控制信号，以及，基于时钟的频率是否对应于预设的频率范围来调整生成所述输入控制信号的时间点；输出控制信号生成电路，其在执行所述内部操作时在等待时间过去之后生成输出控制信号；以及管道锁存电路，其：基于所述输入控制信号来对输入数据进行锁存，以及，基于所述输出控制信号来输出被锁存的输入数据作为输出数据。2.根据权利要求1所述的半导体器件，其中，所述输入控制信号生成电路基于输入时序控制信号、从用于所述内部操作的选通脉冲生成所述输入控制信号，以及其中，当所述时钟的频率对应于所述预设的频率范围时，所述输入时序控制信号被激活。3.根据权利要求2所述的半导体器件，其中，当所述输入时序控制信号被激活时，所述输入控制信号生成电路通过进一步将所述选通脉冲延迟输入延迟时段来生成所述输入控制信号。4.根据权利要求3所述的半导体器件，其中，与当第一输入时序控制信号被激活时相比，当第二输入时序控制信号被激活时，所述输入控制信号生成电路更大程度地调整所述输入延迟时段，以及其中，所述输入时序控制信号包括所述第一输入时序控制信号和所述第二输入时序控制信号。5.根据权利要求4所述的半导体器件，进一步包括：时序控制信号生成电路，其：在由频率信息信号指示的所述时钟的频率对应于预设的第一频率范围时激活所述第一输入时序控制信号，以及，在由所述频率信息信号指示的所述时钟的频率对应于预设的第二频率范围时激活所述第二输入时序控制信号，所述第二频率范围被设置为高于所述第一频率范围。6.根据权利要求5所述的半导体器件，其中，当由所述频率信息信号指示的所述时钟的频率对应于预设的第三频率范围时，所述时序控制信号生成电路根据由等待时间集信息信号指示的等待时间集而激活所述第一输入时序控制信号和所述第二输入时序控制信号中的一个输入时序控制信号，所述第三频率范围被设置在所述第一频率范围与所述第二频率范围之间。7.根据权利要求6所述的半导体器件，进一步包括：等待时间集信息信号生成电路，其基于模式使能信号来生成所述等待时间集信息信号，所述模式使能信号被激活以执行与所述内部操作中的数据计算、数据错误信息传输和数据传送中的至少一种相关的模式。8.根据权利要求2所述的半导体器件，进一步包括：输入数据生成电路，其在所述输入时序控制信号被激活时，通过进一步将内部数据延迟输入延迟时段来生成所述输入数据。9.根据权利要求8所述的半导体器件，进一步包括：数据储存电路，其包括储存所述内部数据的单元阵列，所述数据储存电路在所述选通脉冲被输入时输出储存在所述单元阵列中的所述内部数据。
10.根据权利要求8所述的半导体器件，其中，与当第一输入时序控制信号被激活时相比，当第二输入时序控制信号被激活时，所述输入数据生成电路更大程度地调整所述输入延迟时段，并且所述输入时序控制信号包括所述第一输入时序控制信号和所述第二输入时序控制信号。11.根据权利要求1所述的半导体器件，其中，所述输出控制信号生成电路通过基于等待时间信号来将用于所述内部操作的命令脉冲延迟所述等待时间而生成所述输出控制信号，并且所述等待时间信号指示根据所述时钟的频率而改变的所述等待时间。12.根据权利要求11所述的半导体器件，进一步包括：等待时间信号生成电路，其生成用于指示基于频率信息信号、频率比信息信号和等待时间集信息信号而改变的所述等待时间的所述等待...

【专利技术属性】
技术研发人员：金显承，金柱赫，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：