一种基于SoCFPGA的远程段式数码管虚拟仿真实现方法技术

本发明专利技术公开了一种基于SoC FPGA的远程段式数码管虚拟仿真实现方法，其包括：获取真实设备中段式数码管驱动信号的采样数据；通过所述采样数据控制与所述真实设备连接的虚拟仿真设备中段式数码管的显示。本发明专利技术不仅对段式数码管显示数据进行传输，而且可以直接对段式数码管进行驱动，降低了硬件成本；而且在对段式数码管进行驱动的同时，亦可将远程段式数码管的显示情况通过以太网传送到本地，本地虚拟仿真界面可对远程段式数码管的显示情况进行展示和呈现。展示和呈现。展示和呈现。

【技术实现步骤摘要】
一种基于SoC FPGA的远程段式数码管虚拟仿真实现方法


[0001]本专利技术涉及段式数码管
，特别是一种基于SoC FPGA的远程段式数码管虚拟仿真实现方法。

技术介绍

[0002]FPGA(Field Programmable Gate Array)是现场可编程门阵列的缩写，SoC FPGA是指异构架构的FPGA芯片，其芯片内部包含了硬核ARM处理器和FPGA，SoC FPGA的虚拟仿真，是指以虚拟仿真的方式，对远程SoC FPGA所驱动的外设装置进行呈现和展示，常见的SoC FPGA可驱动的外设装置包括按键拨码开关、段式数码管、仪器仪表等。
[0003]FPGA通常有一组物理信号与外设装置进行连接，FPGA使用特定的时序对外设装置进行驱动，从而使得外设装置能够正常工作。
[0004]段式数码管是一类价格便宜使用简单，通过对其不同的管脚输入一定的电流，使其发亮，从而显示时间、日期、温度等所有可用数字表示的参数的器件。常用的段式数码管有七段数码管、八段数码管、九段数码管、十四段数码管、点阵显示数码管等。
[0005]段式数码管在电器特别是家电领域应用极为广泛，如显示屏、空调、热水器、冰箱等。
[0006]对于多位段式数码管，比如6位七段数码管，可显示000000
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999999之间的数字，其驱动管脚包含了8bit宽度的段信号以及6bit宽度的位信号。其驱动方式为轮流对6位七段数码管进行点亮，利用视觉暂留的原理，实现其显示功能。
[0007]传统的对远程段式数码管的显示情况进行呈现和展示，通常是采用摄像头摄像、以太网传输、本地显示器进行显示，该方案的缺点是数据流量大，特别当有多个段式数码管外设需要远程显示时，则需要多个摄像头进行摄像，占用网络带宽更大，且成本也比较高。

技术实现思路

[0008]针对传统段式数码管远程呈现方案占用网络带大，成本高的问题，本专利技术提供一种基于SoC FPGA的远程段式数码管虚拟仿真实现方法，采用网络化技术，可用于云端集群式SoC FPGA开发板远程访问实验时的段式数码管外设呈现及展示。
[0009]本专利技术公开了一种基于SoC FPGA的远程段式数码管虚拟仿真实现方法，其包括：
[0010]步骤1：获取真实设备中段式数码管驱动信号的采样数据；
[0011]步骤2：通过所述采样数据控制与所述真实设备连接的虚拟仿真设备中段式数码管的显示。
[0012]进一步地，所述真实设备包括段式数码管、与所述段式数码管连接的Soc FPGA、与Soc FPGA连接的DRAM；
[0013]Soc FPGA包括数码管驱动模块、采样模块、时钟模块、FIFO模块；其中，所述数码管驱动模块分别与所述段式数码管和所述时钟模块连接，所述采样模块分别与所述数码管驱动模块和所述FIFO模块连接，所述处理器分别与所述FIFO模块、所述时钟模块、DRAM和所述
虚拟仿真设备连接。
[0014]进一步地，在SoC FPGA中，所述采样模块对驱动所述段式数码管的数码管驱动模块产生的驱动信号：SEG[1:X]、COM[1:N]进行采样；
[0015]所述FIFO模块通过AXI总线与处理器连接，将所述采样模块输出的采样数据通过AXI总线传送到处理器；所述FIFO模块为所述采样模块输出的数据提供缓存，当AXI总线信号忙时，所述采样模块输出的数据暂存于FIFO模块中；所述处理器接收所述FIFO模块传送的采样数据并将其暂存到DRAM中；
[0016]所述时钟模块通过AXI总线与所述处理器连接，所述处理器通过AXI总线对所述时钟模块进行控制。
[0017]进一步地，所述步骤1包括：
[0018]步骤11：所述时钟模块产生时钟CLK1以驱动所述数码管驱动模块输出SEG[1:X]、COM[1:N]；
[0019]步骤12：所述采样模块采用所述时钟模块产生的CLK2时钟对SEG[1:X]信号进行采样。
[0020]进一步地，所述采样模块中包括N组寄存器；其中每组寄存器均包括两个一一对应的寄存器，记为VALIDi、SEGi，i的取值范围为1至N。
[0021]进一步地，所述步骤12包括：
[0022]步骤121：当COM[i]信号有效时，将SEG[1:X]的值存储于SEGi寄存器中，并将其有效电平在时间Ti内持续的时钟个数存储于VALIDi寄存器中；
[0023]步骤122：SEG1至SEG N以及VALID1至VALIDN构成Ti时间片段内的采样数据集合Sectori；
[0024]步骤123：当Ti时间片段内采样完成后，将采样数据集合Sectori推送入FIFO模块；
[0025]步骤124：按照步骤121至步骤123类推，分别得到T1至TN时间片段内的采样数据集合Sector1至SectorN。
[0026]进一步地，所述采样数据集合Sector1至SectorN为时间顺序的流式结构。
[0027]进一步地，所述步骤1之后，所述步骤2之前，还包括：
[0028]所述处理器按照预设时间间隔通过AXI总线主动读取所述FIFO模块内的所有数据并顺序存入DRAM中。
[0029]进一步地，所述步骤2包括：
[0030]步骤21：所述虚拟仿真设备通过TCP Socket连接所述真实设备中的处理器，并向所述处理器请求所述段式数码管数据；
[0031]步骤22：所述真实设备在收到请求后，将DRAM内所存储的段式数码管驱动信号的采样数据全部传输给所述虚拟仿真设备的虚拟仿真界面；
[0032]步骤23：所述虚拟仿真界面根据接收到的段式数码管驱动信号采样数据，进行段式数码管的虚拟仿真。
[0033]进一步地，所述步骤23包括：
[0034]步骤231：在Ti时间片段内，所述虚拟仿真界面根据采样数据集合Sectori中的数据对可控色块控件进行控制；其中，所述虚拟仿真界面由若干位虚拟的段式数码管构成，每一位段式数码管均由若干可控色块控件构成；
[0035]步骤232：根据Sectori中的VALID1至VALIDN数据控制需要被点亮的可控色块控件，其中VALIDi控制第i位段式数码管；
[0036]步骤233：根据Sectori中SEG1至SEG N数据控制可控色块控件的亮度；
[0037]步骤234：按照步骤231至步骤233类推，以实现T1至TN时间片段内对段式数码管的虚拟仿真。
[0038]由于采用了上述技术方案，本专利技术具有如下的优点：
[0039](1)本专利技术基于SoC FPGA，不仅可以使用该专利技术对段式数码管显示数据进行传输，而且可以直接对段式数码管进行驱动，降低了硬件成本。
[0040](2)本专利技术在采集段式数码管驱动信号时，根据视觉暂留原理，采用分时间片段的方式对其驱动信号进行采集，大大的减小了传送的数据量，减轻网络带宽。
[0041](3)根本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于SoC FPGA的远程段式数码管虚拟仿真实现方法，其特征在于，包括：步骤1：获取真实设备中段式数码管驱动信号的采样数据；步骤2：通过所述采样数据控制与所述真实设备连接的虚拟仿真设备中段式数码管的显示。2.根据权利要求1所述的方法，其特征在于，所述真实设备包括段式数码管、与所述段式数码管连接的Soc FPGA、与Soc FPGA连接的DRAM；Soc FPGA包括数码管驱动模块、采样模块、时钟模块、FIFO模块；其中，所述数码管驱动模块分别与所述段式数码管和所述时钟模块连接，所述采样模块分别与所述数码管驱动模块和所述FIFO模块连接，所述处理器分别与所述FIFO模块、所述时钟模块、DRAM和所述虚拟仿真设备连接。3.根据权利要求2所述的方法，其特征在于，在SoC FPGA中，所述采样模块对驱动所述段式数码管的数码管驱动模块产生的驱动信号：SEG[1:X]、COM[1:N]进行采样；所述FIFO模块通过AXI总线与处理器连接，将所述采样模块输出的采样数据通过AXI总线传送到处理器；所述FIFO模块为所述采样模块输出的数据提供缓存，当AXI总线信号忙时，所述采样模块输出的数据暂存于FIFO模块中；所述处理器接收所述FIFO模块传送的采样数据并将其暂存到DRAM中；所述时钟模块通过AXI总线与所述处理器连接，所述处理器通过AXI总线对所述时钟模块进行控制。4.根据权利要求3所述的方法，其特征在于，所述步骤1包括：步骤11：所述时钟模块产生时钟CLK1以驱动所述数码管驱动模块输出SEG[1:X]、COM[1:N]；步骤12：所述采样模块采用所述时钟模块产生的CLK2时钟对SEG[1:X]信号进行采样。5.根据权利要求4所述的方法，其特征在于，所述采样模块中包括N组寄存器；其中每组寄存器均包括两个一一对应的寄存器，记为VALIDi、SEGi，i的取值范围为1至N。6.根据权利要求4所述的方法，其特征在于，所述步骤12包括：步骤121：当COM[i]信号有效时，将SEG[...

【专利技术属性】
技术研发人员：高培，黄超，万毅，刘宇光，周越松，
申请(专利权)人：重庆海云捷迅科技有限公司，
类型：发明
国别省市：