宇航硬件加速处理系统、方法及存储介质技术方案

本发明专利技术涉及一种宇航硬件加速处理系统、方法及存储介质，包括：数据高速内总线用于各模块间大量数据传输；指令内总线用于各模块间指令；指令序列缓冲模块根据先进先出顺序对指令进行存储及取出；指令解析及调度控制模块用于查询并判断包括所述指令序列缓冲模块中是否有指令及对有指令的结果进行是否执行指令的判断；数据高速缓冲模块用于对数据进行高速缓存；加速核模块用于对数据进行加速处理；加速核信息存储模块用于存储相应的计算资源信息与状态信息。实现对宇航领域星上实时信息提高处理速度，提高宇航中领域星上数据处理设备平台对海量载荷数据的高速处理能力。台对海量载荷数据的高速处理能力。台对海量载荷数据的高速处理能力。

【技术实现步骤摘要】
宇航硬件加速处理系统、方法及存储介质


[0001]本专利技术涉及加速处理
，具体涉及一种宇航硬件加速处理系统、方法及存储介质。

技术介绍

[0002]近年来，宇宙航行(后简称宇航)领域星上实时信息处理需求已非常迫切，人工智能、深度学习、数据分析挖掘等技术在宇航各个领域逐渐应用，这就要求星上数据处理设备平台具备针对海量载荷数据的高速处理能力，传统的数据处理平台已经很难完全满足上述需求，数据处理平台的升级以及针对新型处理平台的数据处理加速方法成为当前需要迫切解决的问题。
[0003]针对上述需求，采用FPGA进行数据处理加速成为一种技术发展趋势。传统FPGA设计方法是基于RTL级的设计方法，大部分的工作消耗在设计和功能验证上，随着软件功能越来越复杂，基于RTL级的设计方法所消耗在设计验证上的时间激增，功能正确性验证越来越复杂，特别是时序验证对于复杂的软件来说消耗的时间以月为量级，测试验证充分性在短时间内很难满足。同时一旦需求更改，则可能导致大量的新的验证工作。因此针对上述特点，本专利技术采用软件化的硬件加速理念进行设计，专利技术了一种基于FPGA的数据处理硬件加速方法和装置。

技术实现思路

[0004]本专利技术提供了一种宇航硬件加速处理系统、方法及存储介质。该宇航硬件加速处理系统、方法及存储介质实现对宇航领域星上实时信息提高处理速度，提高宇航中领域星上数据处理设备平台对海量载荷数据的高速处理能力。
[0005]本专利技术的一方面提供了一种宇航加速处理系统，包括FPGA加速端和连接于所述FPGA加速端的主控端；
[0006]所述FPGA加速端包括数据高速内总线、指令内总线、指令序列缓冲模块、指令指令解析及调度控制模块、数据高速缓冲模块、加速核模块、加速核信息存储模块；
[0007]所述数据高速内总线用于各模块间大量数据传输；
[0008]所述指令内总线用于各模块间指令；
[0009]所述指令序列缓冲模块根据先进先出顺序对指令进行存储及取出；
[0010]所述指令解析及调度控制模块用于查询并判断包括所述指令序列缓冲模块中是否有指令及对有指令的结果进行是否执行指令的判断的解析及调度动作；
[0011]所述数据高速缓冲模块用于对数据进行高速缓存；
[0012]所述加速核模块用于对数据进行加速处理；
[0013]所述加速核信息存储模块用于存储相应的计算资源信息与状态信息。
[0014]根据本专利技术一实施例，所述指令序列缓冲模块包括指令序列缓冲区和延迟指令序列缓冲区；
[0015]所述指令解析及调度控制模块用于查询并判断所述指令序列缓冲模块中是否有指令，对所述指令序列缓冲模块中有指令的结果进行是否执行指令的判断，对执行指令的结果进行指令的执行，对不执行指令的结果进行将不执行的指令存入所述延迟指令序列缓冲区的动作；
[0016]所述高速缓冲模块包括DDR SDRAM控制器；
[0017]所述加速核模块包括若干加速计算核；
[0018]所述加速核信息存储模块包括加速核状态指示模块和加速核资源池模块；
[0019]其中，
[0020]所述指令序列缓冲区用于根据先进先出顺序存储指令内总线第一次接收到的加速指令以及取出指令；
[0021]所述加速核状态指示模块用于对所述若干加速计算核的实时状态信息进行记录，所述实时状态信息包括当前每个加速计算核的初始化状态、准备好状态、计算完状态、正在工作状态；
[0022]所述加速核资源池模块用于存储所述若干加速计算核的实时计算资源信息，所述实时计算资源信息包括当前加速核模块中加速计算核的数量、种类、层数及性能；
[0023]所述加速计算核具备三个维度的扩展，灵活得根据硬件资源进行动态优化。
[0024]根据本专利技术一实施例，所述FPGA加速端通过接口连接主控端。
[0025]根据本专利技术一实施例，所述主控端包括发送指令和数据的CPU以及传输数据的接口；所述FPGA加速端设有输入数据的接口和输出数据的接口、数据预解析模块、数据搬移控制器、指令搬移控制器；
[0026]所述接口包括SRIO、PCIE以及AXI；
[0027]所述数据解析模块接收到数据和/或指令后，对数据进行解析，确定接收到的是数据还是指令；
[0028]所述数据搬移控制器根据当前收到的数据进行配置并将接收到的数据通过数据高速内总线实时存放至数据高速缓冲模块中，或将数据高速缓冲模块中的数据发送至主控端；
[0029]所述指令搬移控制器将接收到的指令通过指令内总线实时存放至指令序列缓冲区。
[0030]根据本专利技术一实施例，所述主控端紧耦合在所述FPGA加速端。
[0031]根据本专利技术一实施例，所述主控端发出的数据通过所述数据高速内总线将数据存放至所述数据高速缓冲模块，所述主控端发出的指令通过指令内总线将数据存放至所述指令序列缓冲区。
[0032]根据本专利技术一实施例，所述主控端包括判断单元和处理单元；
[0033]所述判断端元用于判断接收到的数据和/或指令是否需要加速处理；
[0034]所述处理单元用于将需要加速处理的数据和/或指令添加加速指令。
[0035]本专利技术的一方面提供了一种使用所述一种宇航加速处理系统实现宇航加速处理方法，包括如下步骤：
[0036]所述FPGA加速端接收加速指令和/或数据；
[0037]将所述加速指令通过所述指令内总线存储至所述指令序列缓冲模块，且将所述数
据通过所述数据高速内总线存储至所述数据高速缓冲模块，用于数据存取；
[0038]指令解析及调度控制模块查询并判断所述指令序列缓冲模块中是否有指令，对所述指令序列缓冲模块中有指令的结果进行是否执行指令的判断，对执行指令的结果进行指令的执行，对不执行指令的结果进行将不执行的指令存入所述延迟指令序列缓冲区的动作。
[0039]根据本专利技术一实施例，所述对所述指令序列缓冲模块中有指令的结果进行是否执行指令的判断，对执行指令的结果进行指令的执行具体包括：
[0040]当对所述指令序列缓冲模块中有指令的结果确定进行指令执行动作时，对加速核状态指示模块中各个加速计算核的状态进行遍历，确定加速计算核的状态信息，同时根据当前指令查询加速核资源池模块中加速计算核的所述计算资源信息；
[0041]根据当前指令确定未处于工作状态且符合指令所述计算资源信息的加速计算核进行数据的加速处理。
[0042]本专利技术的最后一方面则是提供了一种可读存储介质。所述可读存储介质上存储有处理程序，所述处理程序被处理器执行时实现本专利技术一实施例中的宇航加速处理方法。
[0043]与现有技术相比，本专利技术具有如下的有益效果：
[0044]本专利技术宇航硬件加速处理系统、方法及存储介质实现对宇航领域星上实时信息提高处理速度，提高宇航中领域星上数据处理设备平台对海量载荷数据的高速处理能力。
附图说明
[0045]图1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种宇航加速处理系统，其特征在于，包括FPGA加速端和连接于所述FPGA加速端的主控端；所述FPGA加速端包括数据高速内总线、指令内总线、指令序列缓冲模块、指令指令解析及调度控制模块、数据高速缓冲模块、加速核模块、加速核信息存储模块；所述数据高速内总线用于各模块间大量数据传输；所述指令内总线用于各模块间指令；所述指令序列缓冲模块根据先进先出顺序对指令进行存储及取出；所述指令解析及调度控制模块用于查询并判断包括所述指令序列缓冲模块中是否有指令及对有指令的结果进行是否执行指令的判断的解析及调度动作；所述数据高速缓冲模块用于对数据进行高速缓存；所述加速核模块用于对数据进行加速处理；所述加速核信息存储模块用于存储相应的计算资源信息与状态信息。2.根据权利要求1所述的一种宇航加速处理系统，其特征在于，所述指令序列缓冲模块包括指令序列缓冲区和延迟指令序列缓冲区；所述指令解析及调度控制模块用于查询并判断所述指令序列缓冲模块中是否有指令，对所述指令序列缓冲模块中有指令的结果进行是否执行指令的判断，对执行指令的结果进行指令的执行，对不执行指令的结果进行将不执行的指令存入所述延迟指令序列缓冲区的动作；所述高速缓冲模块包括DDR SDRAM控制器；所述加速核模块包括若干加速计算核；所述加速核信息存储模块包括加速核状态指示模块和加速核资源池模块；其中，所述指令序列缓冲区用于根据先进先出顺序存储指令内总线第一次接收到的加速指令以及取出指令；所述加速核状态指示模块用于对所述若干加速计算核的实时状态信息进行记录，所述实时状态信息包括当前每个加速计算核的初始化状态、准备好状态、计算完状态、正在工作状态；所述加速核资源池模块用于存储所述若干加速计算核的实时计算资源信息，所述实时计算资源信息包括当前加速核模块中加速计算核的数量、种类、层数及性能；所述加速计算核具备三个维度的扩展，灵活得根据硬件资源进行动态优化。3.根据权利要求1所述的一种宇航加速处理系统，其特征在于，所述FPGA加速端通过接口连接主控端。4.根据权利要求3所述的一种宇航加速处理系统，其特征在于，所述主控端包括发送指令和数据的CPU以及传输数据的接口；所述FPGA加速端设有输入数据的接口和输出数据的接口、数据预解析模块、数据搬移控制器、指令搬移控制器；所述接口包括SRIO、PCIE以及AXI；所述数据解析模块接收到...

【专利技术属性】
技术研发人员：邓松峰，冯书谊，欧阳尚荣，沈霁，罗鹏，谢宝蓉，刘艳丽，
申请(专利权)人：上海航天测控通信研究所，
类型：发明
国别省市：