一种消除等待周期的QC-LDPC改进译码器制造技术

本发明专利技术涉及一种消除等待周期的QC

【技术实现步骤摘要】
一种消除等待周期的QC
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LDPC改进译码器


[0001]本专利技术属于通信
，具体涉及一种消除等待周期的QC
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LDPC改进译码器。

技术介绍

[0002]随着信息技术水平的不断发展，低密度奇偶校验码(Low Density Parity Check Codes，LDPC)凭其系统低复杂度、低错误平层等优势应用于多种通信场合。准循环QC
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LDPC(Quasi
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Cyslic Low
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Density Parity
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Check Codes)码的准循环结构使其适用于高吞吐量和低时延的系统，目前为了加快译码收敛速度，大多会采用分层译码，上一层更新完成后下一层即能用到最新更新的概率信息。
[0003]现有的QC
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LDPC译码方案中，对于解决由基矩阵行重变化和层与层间数据的读写冲突引入的等待周期，主要有以下方式。
[0004]第一种，解决基矩阵行重变化引起的等待周期。QC
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LDPC本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种消除等待周期的QC
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LDPC改进译码器，其特征在于：包括后验消息存储模块、
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C2V FIFO、C2V_RAM、V2C_signs FIFO、置换模块、计算模块、FIFO缓存模块、C2V消息恢复模块和逆置换模块；所述后验消息存储模块包括llr_ram_0和llr_ram_1两个真实双端口RAM，用于两帧码字译码时初始信道消息及更新的节点后验消息乒乓存取；所述C2V_RAM，用于存储上次迭代的C2V消息及当前迭代过程中更新的C2V消息；所述
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C2V FIFO，用于缓存负的由C2V_RAM读取到的C2V消息；所述置换模块，用于将节点V2C消息序列由按照变量节点的顺序变为按照对应校验节点顺序依次排列；所述V2C_signsFIFO，用于将计算完的V2C消息取符号值缓存到V2C_signs FIFO中，分配C2V消息时，从V2C_signs FIFO中读取符号值计算C2V消息的符号值；所述计算模块，用于根据一层的V2C消息，得到一层CPM中各行的最小值、次小值以及符号异或值，并记录最小值所在的列位置；所述FIFO缓存模块，用于将计算模块得到的最小值、次小值、符号异或值及最小值所在的位置缓存到FIFO缓存模块中；所述C2V消息恢复模块，用于根据FIFO缓存模块及V2C_signs FIFO中的值输出更新C2V消息；所述逆置换模块，用于更新的C2V消息序列由按照校验节点的顺序变为按照对应变量节点的顺序进行排列。2.根据权利要求1所述的一种消除等待周期的QC
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LDPC改进译码器，其特征在于：所述llr_ram_0和llr_ram_1通过ping_pong信号指示，来对两帧码字间的初始信道消息与更新后的节点后验概率消息进行乒乓存取；所述两个真实双端口RAM的宽度为Z
×
Width_APP_LLR，深度为N/Z，Z为组成QC
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LDPC校验矩阵的CPM的大小，Width_APP_LLR为一个节点的后验概率消息宽度，N为QC
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LDPC的码长。3.根据权利要求1所述的一种消除等待周期的QC
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LDPC改进译码器，其特征在于：所述C2V_RAM的宽度为Z
×
Width_C2V_LLR，从第一行开始只存储CPM的C2V消息，深度为QC
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【专利技术属性】
技术研发人员：孙会苹，陈超，白宝明，
申请(专利权)人：西安电子科技大学广州研究院，
类型：发明
国别省市：