一种适用于LDPC与Turbo的双模译码器制造技术

本发明专利技术涉及一种适用于LDPC与Turbo的双模译码器，包括多个分量译码部，所述多个分量译码部依次级联；所述分量译码部包括多个并行设置的分子译码部，所述分子译码部包括第一计算单元、第二计算单元和第三计算单元，每个计算单元配置有对应的存储单元。本发明专利技术能够在减少占用资源的同时提高译码吞吐率。占用资源的同时提高译码吞吐率。占用资源的同时提高译码吞吐率。

【技术实现步骤摘要】
一种适用于LDPC与Turbo的双模译码器


[0001]本专利技术涉及信道编译码
，特别是涉及一种适用于LDPC与Turbo的双模译码器。

技术介绍

[0002]LDPC/Turbo码双模译码器的初步构想是由SunYang等人于2008年提出的，以最大后验概率(MAP)算法为桥梁将LDPC码与Turbo连接起来，目前LDPC/Turbo码双模译码器和其他形式的双模译码器在国内研究较少，而LDPC码和Turbo码各自的译码器则有很多创新的内容，但由于有很多的局限性，没办法移植到双模译码器中。LDPC/Turbo码双模译码器仍然有很多发展空间和应用空间。

技术实现思路

[0003]本专利技术所要解决的技术问题是提供一种适用于LDPC与Turbo的双模译码器，能够在减少占用资源的同时提高译码吞吐率。
[0004]本专利技术解决其技术问题所采用的技术方案是：提供一种适用于LDPC与Turbo的双模译码器，包括多个分量译码部，所述多个分量译码部依次级联；所述分量译码部包括多个并行设置的分子译码部，所述分子译码部包括第一计算单元、第二计算单元和第三计算单元，每个计算单元配置有对应的存储单元。
[0005]所述分子译码部的数量为384个。
[0006]在进行LDPC译码时，将校验矩阵分成不同的层次，每一个层包含提升因子数量的校验行，将接收到的码字按照层级分成了各个部分，逐级进入迭代过程；其中，每个分层表示为一个所述分量译码部。
[0007]所述第一计算单元用于进行变量节点信息处理，所述第二计算单元用于进行校验节点信息处理，所述第三计算单元用于进行LLR及传递信息的计算。
[0008]在进行Turbo译码时，将总码块表示为一个所述分量译码部，每一个分段码块表示为一个所述分子译码部，根据不同的分段长度进行多个所述分子译码部并行运算。
[0009]所述第一计算单元用于进行分支度量计算，所述第二计算单元用于进行前向后向递归运算，所述第三计算单元用于进行LLR及先验信息的计算。
[0010]有益效果
[0011]由于采用了上述的技术方案，本专利技术与现有技术相比，具有以下的优点和积极效果：本专利技术总体架构的基本计算单元相同，通过可重构功能，无需额外的设计即可转换，减少了逻辑资源即存储资源的消耗。本专利技术对LDPC及Turbo译码实现进行了优化，提高了吞吐量，同时LDPC译码基于5G
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NR与Turbo基于LTE，完成了不同通信标准间的融合互补。
附图说明
[0012]图1是本实施方式的总体架构图；
[0013]图2是本实施方式中分层译码结构示意图；
[0014]图3是本实施方式在进行LDPC译码时的架构图；
[0015]图4是本实施方式中分段译码结构示意图；
[0016]图5本实施方式在进行Turbo译码时的架构图。
具体实施方式
[0017]下面结合具体实施例，进一步阐述本专利技术。应理解，这些实施例仅用于说明本专利技术而不用于限制本专利技术的范围。此外应理解，在阅读了本专利技术讲授的内容之后，本领域技术人员可以对本专利技术作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
[0018]本专利技术的实施方式涉及一种适用于LDPC与Turbo的双模译码器，如图1所示，包括多个分量译码部，所述多个分量译码部依次级联；所述分量译码部包括多个并行设置的分子译码部，所述分子译码部包括第一计算单元、第二计算单元和第三计算单元，每个计算单元配置有对应的存储单元。
[0019]本实施方式中分量译码部在进行LDPC译码和Turbo译码时，均包含多个分子译码器，其中作为LDPC译码时，其支持最大384个分子译码部并行处理，可以覆盖Turbo译码的分段个数，因此本实施方式的分量译码部的设计可以复用。
[0020]本实施方式中分子译码部包括第一计算单元、第二计算单元和第三计算单元，当进行LDPC译码时，分子译码部的三个计算单元分别进行变量节点计算，校验节点计算，LLR及传递信息的计算，其需要存储的信息包含：变量节点信息，校验节点信息、LLR和传递信息，这些信息分别存储在与三个计算单元对应的存储单元中。当进行Turbo分子译码时，分子译码部的三个计算单元分别进行分支度量计算，前向后向递归计算，LLR及先验信息的计算，其需要存储的信息包含：分支度量信息、前向后项信息、LLR和先验信息，这些信息分别存储在与三个计算单元对应的存储单元中。由此可见，本实施方式中的计算单元和存储单元均可复用。
[0021]由于LDPC译码器基于5G
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设计，3GPP确定的LDPC码基础矩阵以紧凑型基本图为设计基础，支持两个基图矩阵。基于BG11与BG2的LDPC码均采用的是QC
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LDPC码，因此本实施方式中将校验矩阵分成不同的层次，每一个层包含提升因子数量的校验行，将接收到的码字按照层级分成了各个部分，逐级进入迭代过程，为了更清楚的表示，其分层结构如图2所示。
[0022]由于每个分层内校验行为单位阵即相互独立，因此可以并行处理，其优化后的处理架构如图3所示。其中，每个分层表示为一个分量译码部，其包含多个分子译码部并行计算，5G
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NR的LDPC码的提升因子最大为384。例如，当LDPC码的信息长度为8448bit，对应的提升因子为384时，分量译码部可以以384的并行度进行译码(384个校验节点单元)，从而获得极高的吞吐量。译码器并行度大可以提升译码速度，但同时也会在很大程度上增大译码器的复杂度和成本开销。不同成本的译码器应该可以采用不同的最大并行度进行译码，相应的也会获得不同的吞吐量。译码器的最大并行度是译码器的一种性能体现。
[0023]LTE系统采用的是并行级联卷积码(PCCC)，编码器由两个八状态的分量编码器和一个交织器组成，分量编码器的生成多项式为(13,15)，编码后的码率为1/3，分量编码器的传递函数为：
[0024]G(D)＝[1，g1(D)/g0(D)][0025]其中，g0(D)＝1+D2+D3,g1(D)＝1+D+D3。
[0026]Turbo译码器包含两个译码单元、交织器和解交织器，把一个译码单元的软输出信息输入到另一个译码单元，如此经过数次的迭代就可以实现Turbo译码，而且能够获得较好的译码性能。
[0027]本实施方式在进行Turbo译码时，将每个译码单元记为一个分量译码部，对于每个分量译码部在译码过程中均需要计算前向后向状态度量值，译码只有在整个序列全部接收后才能开始。这样对于数据序列比较长的情况，必须通过修改算法来降低译码时延，因为此时的MAP类算法译码时延比较大。本实施方式将一个译码块分成若干个子块，各个子块直接前后重叠，每一子块同时独立进行译码，这就是并行分块译码方法，如图4所示。
[0028]其过程可以描述如下：
[0029]在第一次迭代译码时，除第一块首状态和最后一块尾状态已知外，其它子块首尾本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种适用于LDPC与Turbo的双模译码器，其特征在于，包括多个分量译码部，所述多个分量译码部依次级联；所述分量译码部包括多个并行设置的分子译码部，所述分子译码部包括第一计算单元、第二计算单元和第三计算单元，每个计算单元配置有对应的存储单元。2.根据权利要求1所述的适用于LDPC与Turbo的双模译码器，其特征在于，所述分子译码部的数量为384个。3.根据权利要求1所述的适用于LDPC与Turbo的双模译码器，其特征在于，在进行LDPC译码时，将校验矩阵分成不同的层次，每一个层包含提升因子数量的校验行，将接收到的码字按照层级分成了各个部分，逐级进入迭代过程；其中，每个分层表示为一个所述分量译码部。4.根据权利要求3所...

【专利技术属性】
技术研发人员：靳辉，魏强，
申请(专利权)人：白盒子上海微电子科技有限公司，
类型：发明
国别省市：