一种基于FPGA实现SLVS-EC串行解码方法技术

本发明专利技术公开一种基于FPGA实现SLVS

【技术实现步骤摘要】
一种基于FPGA实现SLVS
‑
EC串行解码方法


[0001]本专利技术属于解码方法
，特别是涉及一种基于FPGA实现SLVS
‑
EC串行解码方法。

技术介绍

[0002]SLVS
‑
EC编码是Sony推出的下一代CMOS图像传感器高速接口，具有高带宽、低功耗、抗噪声和抗干扰能力强等特点，适合高速传输和远距离传输。
[0003]随着高帧率、高分辨率的CMOS图像传感器应用越来越广泛，SLVS
‑
EC已经取代Sub
‑
LVDS和SLVS成为高速设计的首选接口。目前FRAMOS、CIS等公司均有成熟的SLVS
‑
EC RX IP，但需要购买；部分同行从业者也在进行SLVS
‑
EC串行解码的开发，但均未提供实际的设计方案。因此迫切地需要实现一个从Sony CMOS图像传感器接收SLVS
‑
EC高速串行数据的接口，并完成数据的解码，转换为并行数据输出的方法。而现有的基础解码方法并无法实现SLVS
‑
EC编码的有效解码。

技术实现思路

[0004]为了解决上述问题，本专利技术提出了一种基于FPGA实现SLVS
‑
EC串行解码方法，实现从图像传感器接收SLVS
‑
EC高速串行数据，并完成数据的解码，最终转换为并行数据输出，以解决现有解码方式无法完成SLVS
‑
EC编码解码的问题。
>[0005]为达到上述目的，本专利技术采用的技术方案是：一种基于FPGA实现SLVS
‑
EC串行解码方法，包括步骤：
[0006]S10,将N通道SLVS
‑
EC高速串行数据，通过FPGA的硬核GT完成接收，得到N通道并行数据；
[0007]S20,将数据位宽由转换为一半，输出仍为N通道并行数据；
[0008]S30,检测数据中的控制码，并标识有效数据；
[0009]S40,去除数据中的Pad编码，并同时完成通道对齐功能；
[0010]S50,去除数据中的ECC纠错码；
[0011]S60,将字节转换为像素，数据位宽变小；
[0012]S70,进行包头解析，获得包头信息；
[0013]S80,根据包头信息获取时序参数；
[0014]S80,基于时序参数利用时序发生器，产生XSVI时序；
[0015]S90,进行数据缓存，将S60得到的数据与XSVI时序进行匹配，并转换为N/2通道并行数据。
[0016]进一步的是，将8通道SLVS
‑
EC高速串行数据，通过FPGA的硬核GT完成接收，得到数据位宽为16bit的8通道并行数据。
[0017]进一步的是，调用FPGA的硬核GT完成8路SLVS
‑
EC高速串行数据的接收，使用相邻2个BANK组的8通道GT_CHANNEL；使能时钟修正和信道绑定。
[0018]进一步的是，将数据位宽由16bit转换为8bit，输出仍为8通道并行数据。
[0019]进一步的是，检测数据中的控制码包括开始编码、Pad编码和结束编码，并标识有效数据。
[0020]进一步的是，去除数据中的Pad编码，使用行缓存实现，同时完成通道对齐功能。
[0021]进一步的是，去掉数据中的ECC纠错码时：先检测数据中的ECC纠错码，并标识有效数据，最后通过行缓存去掉ECC纠错码。
[0022]进一步的是，将字节转换为像素，像素位宽动态配置；输出的数据位宽固定为12bit，像素位宽不足12bit时，有效数据位于12bit的高位。
[0023]进一步的是，输出时序发生器中，行周期与传感器输出行周期保持一致，垂直分辨率动态自适应调整。
[0024]采用本技术方案的有益效果：
[0025]本专利技术先将SLVS
‑
EC高速串行数据，通过FPGA的硬核GT完成接收，得到并行数据；然后进行位宽转换；再检测控制码；去除数据中的Pad编码，并同时完成通道对齐功能；去除数据中的ECC纠错码；将字节转换为像素；根据获得的包头信息，获取时序参数，基于时序参数利用时序发生器，产生XSVI时序；将得到的数据与XSVI时序进行匹配完成解码。通过本专利技术对于SLVS
‑
EC编码的上述串行解码方式，能够有效完成SLVS
‑
EC编码的解码工作，得到可靠度较高的解码结果。
附图说明
[0026]图1为本专利技术的一种基于FPGA实现SLVS
‑
EC串行解码方法流程示意图；
[0027]图2为本专利技术实施例中信道绑定原理示意图；
[0028]图3为本专利技术实施例中检测控制码后数据有效标识的输出示意图；
[0029]图4为本专利技术实施例中Pad编码去除并完成通道对齐后的输出示意图；
[0030]图5为本专利技术实施例中检测ECC纠错码后数据有效标识的原理示意图；
[0031]图6为本专利技术实施例中像素位宽10bit转换示意图；
[0032]图7为本专利技术实施例中像素位宽12bit转换示意图；
[0033]图8为本专利技术实施例中时序发生器输出时序图。
具体实施方式
[0034]为了使本专利技术的目的、技术方案和优点更加清楚，下面结合附图对本专利技术作进一步阐述。
[0035]在本实施例中，参见图1所示，本专利技术提出了一种基于FPGA实现SLVS
‑
EC串行解码方法，包括步骤：
[0036]S10,将8通道SLVS
‑
EC高速串行数据，通过FPGA的硬核GT完成接收，得到数据位宽为16bit的8通道并行数据；
[0037]S20,将数据位宽由16bit转换为8bit，输出仍为8通道并行数据；
[0038]S30,检测数据中的控制码包括开始编码、Pad编码和结束编码，并标识有效数据；
[0039]S40,去除数据中的Pad编码，并同时完成通道对齐功能；
[0040]S50,去除数据中的ECC纠错码；
[0041]S60,将字节转换为像素，数据位宽变小；
[0042]S70,进行包头解析，获得包头信息；
[0043]S80,根据包头信息获取时序参数；
[0044]S80,基于时序参数利用时序发生器，产生XSVI时序；
[0045]S90,进行数据缓存，将S60得到的数据与XSVI时序进行匹配，并转换为N/2通道并行数据。
[0046]作为上述实施例的优化方案，调用FPGA的硬核GT完成8路SLVS
‑
EC高速串行数据的接收，使用相邻2个BANK组的8通道GT_CHANNEL；使能时钟修正和信道绑定。其中，信道绑定组成示意如图2所示，其中GT0作为控制，GT1～GT7均作为受控。
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于FPGA实现SLVS
‑
EC串行解码方法，其特征在于，包括步骤：S10,将N通道SLVS
‑
EC高速串行数据，通过FPGA的硬核GT完成接收，得到N通道并行数据；S20,将数据位宽由转换为一半，输出仍为N通道并行数据；S30,检测数据中的控制码，并标识有效数据；S40,去除数据中的Pad编码，并同时完成通道对齐功能；S50,去除数据中的ECC纠错码；S60,将字节转换为像素，数据位宽变小；S70,进行包头解析，获得包头信息；S80,根据包头信息获取时序参数；S80,基于时序参数利用时序发生器，产生XSVI时序；S90,进行数据缓存，将S60得到的数据与XSVI时序进行匹配，并转换为N/2通道并行数据。2.根据权利要求1所述的一种基于FPGA实现SLVS
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EC串行解码方法，其特征在于，将8通道SLVS
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EC高速串行数据，通过FPGA的硬核GT完成接收，得到数据位宽为16bit的8通道并行数据。3.根据权利要求2所述的一种基于FPGA实现SLVS
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EC串行解码方法，其特征在于，调用FPGA的硬核GT完成8路SLVS
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EC高速串行数据的接收，使用相邻2个BANK组的8通道GT_CHANNEL；使能时钟修正和信道绑定。4.根据权...

【专利技术属性】
技术研发人员：唐逍熠，刘宇，谭长兴，
申请(专利权)人：重庆港宇高科技开发有限公司，
类型：发明
国别省市：