用于电信网络单元的交换矩阵制造技术

公开了一种基于存储器的交换矩阵，其用于将多个输入流的内容交叉连接到多个输出流的内容，所述输入流是以帧的形式的，并且所述内容是时分复用或分组数据等等，所述矩阵包括若干用于存储进入的输入流的物理存储器，所述输入流是以预定的顺序被输出的。所述矩阵的特征在于，所述物理存储器的数目包括具有写入角色的存储器的第一数目，和具有读取角色的存储器的第二数目，其中所述第二数目大于所述第一数目，并且其特征还在于，在至少一个时钟周期之后改变每个存储器的角色。根据本发明专利技术的安排相对于已知安排而言节省了若干物理存储器。

【技术实现步骤摘要】

本专利技术涉及用于电信网络单元的交换矩阵(也称为交换结构)，所述电信网络单元典型地是ADM(装/卸多路复用器)或XDC(Cross-Data-Connect，交叉数据连接)。特别地，本专利技术涉及用于所述网络单元的改进的基于存储器的交换矩阵。
技术介绍
如同已知的，ADM是一种网络单元，其提供了到组成信号(constituentsignal)(包含于STM-N中)的所有或一些子集的接入。当所述组成信号通过所述ADM时，将该组成信号加入到STM-N信号中或从STM-N信号中卸下。通常使用数字交叉连接系统来可控地重新安排和重新定向在数字传输系统中被传送的信号内容。然而，由于对更大传输容量的不断增加的需求，存在对于用在交叉连接交换结构中的逐渐增加地更大容量的无阻塞(non-blocking)交换单元的需要。特别地，存在提供其容量可以被容易地改变的结构交换的需求。通常的方法是所谓的“位片方法(bit slice approach)”，其中，所述交叉连接在若干分层矩阵上被执行，在最一般的情况下，所述分层矩阵进行基于单个比特的交换，即单个比特接着单个比特(single bit-by-single bit)的交叉连接。在这种结构中，输入有效负载被分布到分层矩阵并且在输出端被适当地重新合并。数据字通常被合宜地切片为固定数量的比特(1、2、4)。通过所述方法，所述交换容量增加了，但是所述矩阵的提供仍然相当复杂。所述位片方法是基于若干随机访问存储器(RAM)的使用的。实际上，基本单元是一对同样大小的RAM。该对RAM中的一个RAM被设计用来存储输入数据流，而另一个被设计用于读取(在紧接着的上一步中被存储的)交换输出数据。当完成了RAM存储数据后，所述RAM中的每一个的任务改变。通过一对RAM构造理想的结构，所述RAM具有与输出链路的数目一样多的读取端口。通常，物理RAM的读取端口的最大数目为4。因此，为了实现大容量矩阵交换必须使用若干RAM对。在实际的基本解决方案中，一对RAM产生一个输出流，每个RAM具有单个读取端口。使用m*i对RAM来获得m*i个数据流的完全交叉连接。换言之，当写入所有输入数据时，所述基本解决方案为每个单个输出流规定了RAM对，其中单个RAM的每一个具有单个读取端口。所述解决方案可以应用于单端口读取RAM和多端口读取RAM输出流的数目等于读取端口的数目。RAM对的数目等于输出流的总数目除以读取端口的数目对于使用具有n个读取端口的RAM来交叉连接m*i个流，需要m*i/n对RAM。每个输出流由数据组成，根据存储在专用寄存器中的信息地址来从RAM中读取所述数据，所述专用寄存器还由微处理器写入。有利地，可以将所述已知的基于存储器的安排用于可缩放(多芯片)结构中。在所述情况下，微处理器必须连续地配置所述芯片的每一个。如上所述，存在针对具有能够管理大量背板(backpanel)流的交换矩阵的日益增加的需求，其中每个背板流承载大量帧格式的支流。例如，在TDM(时分复用)配置中可能存在管理64个背板流的需求，其中所述64个背板流的每一个承载384个还由两个8比特的字节(一个字总共是16个比特)组成的支流。通过已知的安排，对于每个输入流，所述设备必须存储384个字用于第一RAM中的每个支流。当存储支流的384个字的步骤完成时，另外384个字输入并且必须被存储在与前一个相关联的RAM中。同时，读取所述第一RAM，并且该第一RAM对于存储输入数据而言是可用的。所述已知的基于存储器的交换设备中的问题是，由于在每个RAM中所有输入数据被写入，并且对于每个输出流存在两个RAM，所以需要大量的存储器。所需的RAM是这样被计算出来的将每个支流的比特数乘以支流数、输入链路数、输出链路数、再乘以2(由于存在工作的和备用的RAM，所以需要乘2)，并且除以读取端口数。如果，例如每个支流的比特数是16，支流数是384，输入链路数是64，输出链路数也是64，并且读取端口数是1，则所需RAM是50M比特(16×384×64×2/1)。目前，易于在ASIC设备上被实现的最大RAM大约是15M比特。因此，所述RAM不易于在单个ASIC上被实现，并且因此满足上述需求的交换矩阵是不可用的。原则上，通过以高于写入频率的频率读取RAM来增加读取端口的数目。例如，如果写入频率是155.5MHz，则读取频率可能翻倍(311MHz)。这样，可以以在155.5MHz的时钟周期来读取的字的数目是物理端口数目的两倍。这被称为“等效端口数目(number of equivalent port)”。不管怎样，即使使用所述窍门(trick)也不易实现所述RAM；事实上，在所述情况下所需RAM将是25M比特(16×384×64×64×2/2)。与已知的基于存储器的交换安排相关的另一个问题是所需的功率，即大量RAM的能量消耗。另外，在多芯片结构的情况下，由于通过微处理器的连续配置，需要向整个系统提供很多时间。通过微处理器的提供导致了用于提供交叉连接信息的时间消耗行为。将被写入的软件线路(line)数目由时隙数与输出链路数相乘来给定。利用上面的描述，将被写入的软件线路数目是24576(384×64)。当使用多芯片结构时，问题变得甚至更严重了在所述情况下，上述线路数目将乘以4、8或更多。所述时间消耗行为导致了很难缩放所述矩阵。
技术实现思路
考虑到上述问题和缺陷，本专利技术的主要目的是提供克服已知问题和缺点的改进的结构交换。特别地，本专利技术的主要目的是提供用于网络单元的结构交换，所述结构交换使用了比已知的安排更少的存储装置，并且以可缩放的方式，对于大量输入/输出流是可实现的。通过根据本专利技术的基于存储器的交换矩阵和用于将多个输入流的内容交叉连接到多个输出流的内容的方法，可以获得所述和其它目的。在附属权利要求中阐明了本专利技术其它有利的特征。认为所有权利要求是本说明书的完整部分。根据第一方面，本专利技术提供了一种基于存储器的交换矩阵，其用于将多个输入流的内容交叉连接到多个输出流的内容，所述输入流是以帧的形式的，所述内容是时分复用或分组数据等等，所述矩阵包括若干用于存储进入的输入流的物理存储器，所述输入流是以预定的顺序被输出的，其中，所述物理存储器的数目包括具有写入角色的存储器的第一数目，和具有读取角色的存储器的第二数目，所述第二数目大于所述第一数目，并且其中，在至少一个时钟周期之后改变每个存储器的角色。优选地，提供延迟补偿器存储器(delay compensator memory)以在时域上重新排列所述输出流。优选地，所述物理存储器是单端口读取随机访问存储器。有利地，所述物理存储器是多端口读取随机访问存储器，所述随机访问存储器是利用较高的频率从物理多端口存储器或逻辑存储器获得的。典型地，根据本专利技术的矩阵由至少一个芯片来实现。另外，所述安排包括用于提供交叉连接信息的专用提供信道。有利地，所述矩阵由多个芯片来实现，通过所述提供信道并行地配置每个芯片。根据一个实施例，所述输入流的数目是64并且所述输出流的数目也是64。另外，写入频率是155.5Mb/s并且读取频率是311Mb/s。有利地，仍根据一个实施例，所述帧包括若干384个字的有效负载，其中每个字包括16个比特。物理存储器的数目是40，将其安本文档来自技高网...

【技术保护点】
一种基于存储器的交换矩阵，其用于将多个输入流的内容交叉连接到多个输出流的内容，所述输出流是以帧的形式的，所述矩阵包括若干用于存储进入的输入流的物理存储器，所述输入流是以预定的顺序被输出的，其特征在于，所述物理存储器的数目包括具有写入角色的存储器的第一数目，和具有读取角色的存储器的第二数目，其中所述第二数目大于所述第一数目，其特征还在于，在至少一个时钟周期之后改变每个存储器的角色。

【技术特征摘要】
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【专利技术属性】
技术研发人员：S古奇，P罗西，M特雷乌，
申请(专利权)人：阿尔卡特公司，
类型：发明
国别省市：FR[法国]