基于串行器的高精度信号延时方法、电子设备及存储介质技术

本发明专利技术公开了一种基于串行器的高精度信号延时方法、电子设备及存储介质，本发明专利技术先将信号转换为并行化数据，然后再利用串行器来对并行化数据进行串行化，如此，则可实现信号的模数转换，以保证信号延时后的原样输出；同时，在保持写地址不变的基础上，通过调整现有芯片中存储器中的读地址，可实现二者间间隔的增加或减少，从而实现读取数据时的向前延时或向后延时，由此，本发明专利技术能够使用现有芯片来实现信号的延时链，从而实现皮秒级别的信号延时，而无需依赖于专用时间延时芯片，不仅降低了成本，且使用现有芯片来实现高精度延时设计，其设计灵活性得到了大幅提高，适用于广泛应用与推广。推广。推广。

【技术实现步骤摘要】
基于串行器的高精度信号延时方法、电子设备及存储介质


[0001]本专利技术属于信号延时
，具体涉及一种基于串行器的高精度信号延时方法、电子设备及存储介质。

技术介绍

[0002]目前，在信号处理领域，大多都会对信号进行延迟处理，以实现不同信号间的同步，其中，常规的信号延时方法，比如利用不同线长的延时方法，其只能做到纳秒级别的延时，而若要实现高精度的ps级别的延时，则必须要采用专用时间延时芯片，这不仅导致延时成本较高，且延时只能基于市面上的时间延时芯片进行设计，设计的灵活性受限；因此，如何提供一种成本低以及设计灵活性高的高精度信号延时方法成为信号延时领域的研究热点。

技术实现思路

[0003]本专利技术的目的是提供一种基于串行器的高精度信号延时方法、电子设备及存储介质，用以解决现有技术中高精度信号延时必须借助专用时间延时芯片所导致的成本高以及设计灵活性受限的问题。
[0004]为了实现上述目的，本专利技术采用以下技术方案：
[0005]第一方面，提供了一种基于串行器的高精度信号延时方法，包括：
[0006]获取待延时信号，并在并行时钟的驱动下，对所述待延时信号进行并行化处理，以按照目标周期分别输出若干个并行化数据，其中，所述目标周期为所述并行时钟的时钟周期；
[0007]将若干个并行化数据存储至存储器中，且所述存储器中的每个地址对应一并行化数据；
[0008]获取延时时间，并基于所述延时时间和所述目标周期，确定出所述待延时信号的粗延时时间和细延时时间；/>[0009]判断所述细延时时间是否大于0；
[0010]若是，则根据所述粗延时时间，确定出所述待延时信号在存储器中首次读取时的实际读取地址，以及依据所述细延时时间，确定出所述待延时信号从存储器中首次读取时的数据量；
[0011]在首次读取数据时，以所述实际读取地址为读取起点，读取所述实际读取地址对应的并行化数据，并从所述实际读取地址对应的并行化数据中选取m比特的数据作为第一数据，其中，m为所述数据量对应的比特值，且在读取过程中，保持所述存储器的写地址为第一预设地址；
[0012]基于串行器，将所述第一数据转换为第一串行数据进行输出；
[0013]在第i次读取数据时，读取第一目标地址对应的并行化数据，并从所述第一目标地址对应的并行化数据中选取前n比特数据，以与所述第一目标地址的前一地址内的剩余数
据进行拼接，得到第二数据，其中，所述第一目标地址为第i
‑
1次读取数据时对应地址的下一地址，所述剩余数据为所述第一目标地址的前一地址对应并行化数据中去除m比特数据后的数据，n为任一并行化数据的数据量与剩余数据对应数据量之间的差值，i从2开始，且i和n为正整数；
[0014]基于所述串行器，将所述第二数据转换为第二串行数据进行输出；
[0015]将i自加1，直至将所述存储器中的所有并行化数据读取完毕为止，以在读取完毕后，完成所述待延时信号的串行化延时输出。
[0016]基于上述公开的内容，本专利技术先在并行时钟的驱动下，将待延时信号转换为若干个并行化数据进行周期性输出，接着，则将周期性输出的并行化数据存储至存储器中，从而在不调整存储器的写地址的基础上，通过调整存储器中的读地址来实现延时调整；具体的，本专利技术利用并行时钟的周期以及延时时间，来确定出调整信号延时的粗延时时间和细延时时间，其中，粗延时时间用于确定在存储器中首次读取数据的实际读取地址，而细延时时间则用于确定在存储器中首次读取时的数据量，而后，则可以前述实际读取地址为读取起点，在其对应的并行化数据中选取与前述数据量相同大小的数据，也就是在实际读取地址对应的并行化数据中选取m比特数据，作为第一数据，并输入至串行器进行串行化后输出；而在下一周期读取数据时，则需要进行地址的顺延，也就是读取实际读取地址的下一地址对应的并行化数据，同时，还会基于任一并行化数据的数据量和上一次读取地址对应并行化数据中的剩余数据，来确定出从下一周期读取数据中所要选取的数据大小，如任一并行化数据的数据量为N，那么从下一周期所要选取的数据则是N与剩余数据的数据量之间的差值(二者的差值则为n)，如此，即可将上一周期中除去m比特数据后剩余的数据，与从下一周期读取数据中选取的n比特数据进行拼接，从而得到第二数据，当然，也会输入至串行器进行串行化处理，由此，即可以上述方法不断读取并拼接数据，从而实现待延时信号的延时输出。
[0017]通过上述设计，本专利技术先将信号转换为并行化数据，然后再利用串行器来对并行化数据进行串行化，如此，则可实现信号的模数转换，以保证信号延时后的原样输出；同时，在保持写地址不变的基础上，通过调整现有芯片中存储器中的读地址，可实现二者间间隔的增加或减少，从而实现读取数据时的向前延时或向后延时，由此，本专利技术能够使用现有芯片来实现信号的延时链，从而实现皮秒级别的信号延时，而无需依赖于专用时间延时芯片，不仅降低了成本，且使用现有芯片来实现高精度延时设计，其设计灵活性得到了大幅提高，适用于广泛应用与推广。
[0018]在一个可能的设计中，基于所述延时时间和所述目标周期，确定出所述待延时信号的粗延时时间和细延时时间，包括：
[0019]将所述延时时间和所述目标周期进行取整运算，以将取整运算结果作为所述粗延时时间，以及将所述延时时间和所述目标周期进行取余运算，以将取余运算结果作为所述细延时时间。
[0020]基于上述公开的内容，本专利技术公开了粗延时时间和细延时时间的具体计算方法，即将延时时间和目标周期进行取整以及取余运算，其中，取整结果作为粗延时时间，而取余结果则作为细延时时间。
[0021]在一个可能的设计中，所述延时时间包括增大延时时间或减小延时时间，其中，根
据所述粗延时时间，确定出所述待延时信号在存储器中首次读取时的实际读取地址，包括：
[0022]若所述延时时间为增大延时时间，则以初始读地址为延时起点，向前顺延k个地址位，以在顺延后，得到所述实际读取地址，其中，k为所述粗延时时间；
[0023]若所述延时时间为减小延时时间，则以所述初始读地址为延时起点，向后顺延k+1个地址位，以在顺延后，得到所述实际读取地址；
[0024]相应的，依据所述细延时时间，确定出所述待延时信号从存储器中首次读取时的数据量，包括：
[0025]基于所述目标周期和任一并行化数据的数据量，计算得到任一并行化数据中每比特数据对应的时间；
[0026]根据所述细延时时间以及任一并行化数据中每比特数据对应的时间，确定出一中间值；
[0027]若所述延时时间为增大延时时间，则将任一并行化数据的数据量与所述中间值之间的差值，作为所述待延时信号从存储器中首次读取时的数据量；
[0028]若所述延时时间为减小延时时间，则将所述中间值作为待延时信号从存储器中首次读取时的数据量。
[0029]基于上述公开的内容，本专利技术公开了实际读取地址以及首次读取的数据量的确定过程，即若延时时间为增大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于串行器的高精度信号延时方法，其特征在于，包括：获取待延时信号，并在并行时钟的驱动下，对所述待延时信号进行并行化处理，以按照目标周期分别输出若干个并行化数据，其中，所述目标周期为所述并行时钟的时钟周期；将若干个并行化数据存储至存储器中，且所述存储器中的每个地址对应一并行化数据；获取延时时间，并基于所述延时时间和所述目标周期，确定出所述待延时信号的粗延时时间和细延时时间；判断所述细延时时间是否大于0；若是，则根据所述粗延时时间，确定出所述待延时信号在存储器中首次读取时的实际读取地址，以及依据所述细延时时间，确定出所述待延时信号从存储器中首次读取时的数据量；在首次读取数据时，以所述实际读取地址为读取起点，读取所述实际读取地址对应的并行化数据，并从所述实际读取地址对应的并行化数据中选取m比特的数据作为第一数据，其中，m为所述数据量对应的比特值，且在读取过程中，保持所述存储器的写地址为第一预设地址；基于串行器，将所述第一数据转换为第一串行数据进行输出；在第i次读取数据时，读取第一目标地址对应的并行化数据，并从所述第一目标地址对应的并行化数据中选取前n比特数据，以与所述第一目标地址的前一地址内的剩余数据进行拼接，得到第二数据，其中，所述第一目标地址为第i
‑
1次读取数据时对应地址的下一地址，所述剩余数据为所述第一目标地址的前一地址对应并行化数据中去除m比特数据后的数据，n为任一并行化数据的数据量与剩余数据对应数据量之间的差值，i从2开始，且i和n为正整数；基于所述串行器，将所述第二数据转换为第二串行数据进行输出；将i自加1，直至将所述存储器中的所有并行化数据读取完毕为止，以在读取完毕后，完成所述待延时信号的串行化延时输出。2.根据权利要求1所述的方法，其特征在于，基于所述延时时间和所述目标周期，确定出所述待延时信号的粗延时时间和细延时时间，包括：将所述延时时间和所述目标周期进行取整运算，以将取整运算结果作为所述粗延时时间，以及将所述延时时间和所述目标周期进行取余运算，以将取余运算结果作为所述细延时时间。3.根据权利要求1所述的方法，其特征在于，所述延时时间包括增大延时时间或减小延时时间，其中，根据所述粗延时时间，确定出所述待延时信号在存储器中首次读取时的实际读取地址，包括：若所述延时时间为增大延时时间，则以初始读地址为延时起点，向前顺延k个地址位，以在顺延后，得到所述实际读取地址，其中，k为所述粗延时时间；若所述延时时间为减小延时时间，则以所述初始读地址为延时起点，向后顺延k+1个地址位，以在顺延后，得到所述实际读取地址；相应的，依据所述细延时时间，确定出所述待延时信号从存储器中首次读取时的数据量，包括：
基于所述目标周期和任一并行化数据的数据量，计算得到任一并行化数据中每比特数据对应的时间；根据所述细延时时间以及任一并行化数据中每比特数据对应的时间，确定出一中间值；若所述延时时间为增大延时时间，则将任一并行化数据的数据量与所述中间值之间的差值，作为所述待延时信号从存储器中首次读取时的数据量；若所述延时时间为减小延时时间，则将所述中间值作为待延时信号从存储器中首次读取时的数据量。4.根据权利要求1所述的方法，其特征在于，任一并行化数据的数据量大小为N比特，且N为所述串行器的并行化因子；其中，在首次读取数据时，以所述实际读取地址为读取起点，读取实际读取地址对应的并行化数据，并从所述实际读取地址对应的并行化数据中选取m比特的数据作为第一数据，包括：从所述实际读取地址对应的并行化数据中，读取前m比特的数据，作为读取数据；将所述读取数据作为首次读取时对应N位比特流数据中的高位，并在所述读取数据前插入p比特数据，以在插入完毕后，得到所述第一数据，其中，p比特数据对应的二进制数均为0，且p为N与m之间的差值；相应的，在第i次读取数据时，读取第一目标地址对应的并行化数据，并从所述第一目标地址对应的并行化数据中选取前n比特数据，以与所述第一目标地址的前一地址内的剩余数据进行拼接，以得到第二数据，包括：将所述第一目标地址的前一地址内的剩余数据作为第i次读取数据时对应N位比特流数据中的低位，以及将所述前n比特数据作为第i次读取数据时对应N位比特流数据中的高位，并按照低位在前，高位在后的顺序，拼接所述剩余数据和所述前n比特数据，得到所述第二数据。5.根据权利要求1所述的方法，其特征在于，基于串行器，将所述第一数据转换为第一串行数据进行输出，包括：获取串行器的串行化顺序，并判断所述第一数据的数据格式是否与所述串行化顺序相同，其中，所述数据格式用于表征所述第一数据中低位...

【专利技术属性】
技术研发人员：张帅，陈杰，
申请(专利权)人：山东星秒光电科技有限公司，
类型：发明
国别省市：