一种用于ΔΣ小数分频锁相环的三角波发生电路制造技术

本发明专利技术公开了一种用于ΔΣ小数分频锁相环的三角波发生电路，属于集成电路领域，由计数器、累加累减器、D触发器构成。本发明专利技术的三角波发生电路相较于之前的发明专利技术，有电路结构简单，易控制的特点。该三角波发生器电路可以作为独立模块IP，直接连入原有的ΔΣ小数分频锁相环中，实现锁相环三角波信号输出的功能。同时本发明专利技术的三角波发生电路的三角波调制周期和调制带宽均可以自由设置，不受锁相环自身结构的约束，为应用带来很大的便利。为应用带来很大的便利。为应用带来很大的便利。

【技术实现步骤摘要】
一种用于
ΔΣ
小数分频锁相环的三角波发生电路


[0001]本专利技术涉及集成锁相环
，特别涉及一种用于ΔΣ小数分频锁相环的三角波发生电路。

技术介绍

[0002]三角调频连续波 (FMCW)雷达被广泛用于测距和测速，其中FMCW信号通常是由被三角波信号直接调制的VCO产生，或者由锁相环生成。开环VCO直接生成的FMCW信号，由于受VCO线性度的限制，三角波的斜率在全周期内无法为一个恒定的值，限制了雷达的分辨率，因此目前FMCW信号主要通过锁相环控制VCO产生。
[0003]常见的通过锁相产生FMCW信号方法有基于直接数字综合器的方法，通过查找表直接数字综合器产生一个低频的三角波信号，然后通过混频和整数型锁相环倍频，将信号频率扩展到射频毫米波频段。但该方法功耗较大，且精度有限，不能保证FMCW信号的线性度。除此之外还可以采用全数字锁相环架构直接产生FMCW信号，但该方法需要设计高分辨率的数字振荡器，同时不同的振荡器电容阵列在切换时会造成数字振荡器的频率增益波动，还有可能出现频率变化不单调的问题，需要额外增加校准电路，进一步提高了电路的复杂度。

技术实现思路

[0004]针对现有技术中的上述不足，本专利技术提供了一种用于ΔΣ小数分频锁相环的三角波发生电路。
[0005]为了达到上述专利技术目的，本专利技术采用的技术方案为：一种用于ΔΣ小数分频锁相环的三角波发生电路，所述ΔΣ小数分频锁相环由鉴频鉴相器、电荷泵、低通滤波器、振荡器、分频器、ΔΣ小数调制器组成，所述三角波发生电路包括累加累减器、计数器和D触发器，其中，所述计数器、D触发器和累加累减器依次级联，所述计数器和累加累减器的时钟信号共用所述分频器的输出信号，所述累加累减器的输出作为所述三角波发生电路的输出。
[0006]进一步的，所述计数器的CLKIN端连接三角波发生电路的时钟CLK信号，复位端REST连接三角波发生电路的复位REST信号，输入端DI连接计数信号，输出端CKO连接D触发器。
[0007]进一步的，所述D触发器的置位端D与所述D触发器输出端QN连接，所述D触发器的输入端CP连接所述计数器的输出端CKO，所述D触发器的输出端Q输出信号CT连接所述累加累减器。
[0008]进一步的，所述累加累减器包括多个相同的累加累减单元，其中每个累加累减单元级联连接，第一级累加累减单元的进位输入端ci和控制端ct同时连接所述D触发器的输出信号CT；每一级累加累减单元进位输入端ci连接上一级累加累减单元的输出端co；后续每一级累加累减单元的控制端ct连接所述D触发器的输出端Q的输出信号；任意第n级累加累减单元的信号输入端ni连接输入信号的NI<n>位，任意第n级的累加累减单元的步进端
step接输入信号的STEP<n>位；任意第n级的累加累减单元的信号输出端no输出累加累减结果NO<n>。
[0009]本专利技术具有以下有益效果：该三角波发生器电路可以作为独立模块IP，直接连入原有的ΔΣ小数分频锁相环中，实现锁相环三角波信号输出的功能。同时本专利技术的三角波发生电路的三角波调制周期和调制带宽均可以自由设置，不受锁相环自身结构的约束，为应用带来很大的便利。
附图说明
[0010]图1为本专利技术带三角波发生器的ΔΣ小数分频锁相环系统框图。
[0011]图2为本专利技术三角波发生电路整体结构示意图。
[0012]图3为本专利技术实施例累加累减器电路示意图。
[0013]图4为本专利技术实施例累加累减单元电路示意图。
具体实施方式
[0014]下面对本专利技术的具体实施方式进行描述，以便于本
的技术人员理解本专利技术，但应该清楚，本专利技术不限于具体实施方式的范围，对本
的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本专利技术的精神和范围内，这些变化是显而易见的，一切利用本专利技术构思的专利技术创造均在保护之列。
[0015]一种用于ΔΣ小数分频锁相环的三角波发生电路，如图1所示，所述ΔΣ小数分频锁相环由鉴频鉴相器、电荷泵、低通滤波器、振荡器、分频器、ΔΣ小数调制器组成，所述三角波发生电路包括累加累减器、计数器和D触发器，如图2所示，其中，所述计数器、D触发器和累加累减器依次级联，所述计数器和累加累减器的时钟信号共用所述分频器的输出信号，所述累加累减器的输出作为所述三角波发生电路的输出。
[0016]所述计数器的CLKIN端连接三角波发生电路的时钟CLK信号，复位端REST连接三角波发生电路的复位REST信号，输入端DI连接计数信号，输出端CKO连接D触发器。
[0017]所述D触发器的置位端D与输出端QN连接，输入端CP连接所述计数器的输出端CKO，输出端Q输出信号CT连接所述累加累减器。
[0018]如图2所示，三角波发生器启动即REST信号由高变低后，当第一个CLK上升沿到来时，计数器开始进行计数，累加累减器进入累加模式，此时累加累减器对输入信号STEP<n:1>与NI<n:1>进行一次相加运算，计算得到的值通过NO端口输出，当第二个CLK上升沿到来时，STEP<n:1>与上周期计算得到的NO<N:1>再进行一次相加运算并输出，同样之后每当一个CLK上升沿来到，STEP<n:1>就与上个CLK计算得到的NO<N:1>进行一次相加运算并输出。
[0019]每来临一个CLK脉冲上升沿，计数器进行一次计数，直至计数器记满设置的Counter<m:1>个数，这时计数器CKO输出一个高电平脉冲，并开始重新计数，此时D触发器Q翻转为高电平，累加累减电路进入累减模式，这时累加累减器输出值为NI<n:1>+ Counter<m:1>* STEP<n:1>。与累加模式类似，进入累减模式，每当一个CLK上升沿来到，STEP<n:1>就与上个CLK计算得到的NO<n:1>进行一次相减运算并通过NO端口输出，直至计数器记满设置的Counter<m:1>个数，此时计数器CKO输出一个高电平脉冲，D触发器Q再次翻转为低电平，累加累减电路再次进入累加模式，此时累加累减器输出恢复为初始设定的NI<n:1>，以此类
推，从而实现了锁相环分频比按照STEP<n:1>为台阶的三角波周期变化。
[0020]累加累减器输入输出信号NI、STEP、NO为设置分频比的二进制输入、输出信号，包含完整的分频比信息。为了方便理解，现换算成十进制信号进行说明，假设晶振的输入频率f
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【技术保护点】

【技术特征摘要】
1.一种用于ΔΣ小数分频锁相环的三角波发生电路，所述ΔΣ小数分频锁相环由鉴频鉴相器、电荷泵、低通滤波器、振荡器、分频器、ΔΣ小数调制器组成，其特征在于，所述三角波发生电路包括累加累减器、计数器和D触发器，其中，计数器、D触发器和累加累减器依次级联，计数器和累加累减器的时钟信号共用所述分频器的输出信号，累加累减器的输出作为所述三角波发生电路的输出。2.根据权利要求1所述的用于ΔΣ小数分频锁相环的三角波发生电路，其特征在于，所述计数器的CLKIN端连接三角波发生电路的时钟CLK信号，复位端REST连接三角波发生电路的复位REST信号，输入端DI连接计数信号，输出端CKO连接D触发器。3.根据权利要求2所述的用于ΔΣ小数分频锁相环的三角波发生电路，其特征在于，所述D触发器的置位端D与所述D触发器输出端QN连接，所述D触发器的输入端CP连接所述...

【专利技术属性】
技术研发人员：陶健，丁川，李中云，李东芳，叶松，
申请(专利权)人：成都铱通科技有限公司，
类型：发明
国别省市：