一种降低基带芯片接口功耗的方法及相应芯片技术

本发明专利技术公开了一种降低基带芯片接口功耗的方法，包括以下步骤：将访问地址的最低两位中的一位确定为读写标志位；将读写标志位置位后，基带芯片通过地址总线将访问地址发送给总线接口电路；总线接口电路对接收到的置位后的访问地址进行解析后，协处理芯片根据读写标志位、片选信号和基带芯片的读／写信号相应解析出读／写信号有效。本发明专利技术还公开了基带芯片，包括一固件，固件用于为访问地址的最低两位中的一位置位；及协处理芯片用于根据运行在基带芯片上的固件为其置位的访问地址的最低两位中的一位、片选信号和读／写信号相应解析出读／写信号有效。采用本发明专利技术，彻底消除了基带芯片写操作前后附带的读操作，降低了协处理芯片的功耗需求。

【技术实现步骤摘要】

本专利涉及基带芯片技术，尤其涉及一种降低基带芯片接口功耗的方法 及相应芯片。
技术介绍
在手机平台的协处理芯片设计中， 一般要设计总线接口模块，使协处理 芯片能够正确理解基带芯片的读写指令。基带芯片通常会采用一种如图1所示的写时序，其中，CE弁为片选信号，RD弁为读信号，WE弁为写信号，vc—rdn# 为协处理芯片解析出的读信号，vc—wen弁为协处理芯片解析出的写信号。上 述所有信号都是在低电平时有效，即低有效。在这种写时序中，在片选信号CE弁有效期间，不仅写信号WE弁会有效， 而且读信号RD弁也会在WE弁无效时有效。在目前的电路设计中，协处理芯片通常采用以下逻辑表达式来解析读写 信号vc—rdn= CE# | RD#vc—wen= CE# | WE#其时序表如表1所示。表l现有技术中基带芯片进行写操作时的时序表<table>table see original document page 3</column></row><table><table>table see original document page 4&l本文档来自技高网...

【技术保护点】
一种降低基带芯片接口功耗的方法，其特征在于，包括以下步骤：ａ、将访问地址的最低两位中的一位确定为读写标志位；ｂ、将所述读写标志位置位后，基带芯片通过地址总线将所述访问地址发送给总线接口电路；ｃ、所述总线接口电路对接收到的置位后的访问地址进行解析后，协处理芯片根据所述读写标志位、片选信号和所述基带芯片的读／写信号相应解析出读／写信号有效。

【技术特征摘要】

【专利技术属性】
技术研发人员：马凤翔，
申请(专利权)人：北京中星微电子有限公司，
类型：发明
国别省市：11[中国|北京]