用于存储元件以提高可靠性的早期错误检测与自动校正技术制造技术

本申请案的实施例涉及用于存储元件以提高可靠性的早期错误检测与自动校正技术。具有错误检测与校正的半导体芯片包含多个管线且每一管线耦合到所述半导体芯片上的一或多个端口。所述半导体芯片进一步包含状态机，所述状态机耦合到所述管线以产生由与多个存储元件相关联的读取型事件及/或扫描型事件组成的若干个事件。所述状态机是以硬件实施且可跨越所述多个存储元件集中地检测并校正错误存储器条目。器条目。器条目。

【技术实现步骤摘要】
用于存储元件以提高可靠性的早期错误检测与自动校正技术


[0001]本专利技术说明一般来说涉及半导体系统，且特定来说涉及用于存储元件以实现半导体系统中的经提高可靠性的早期错误检测与自动校正技术。

技术介绍

[0002]在半导体中，存储元件中主要存在两种类型的错误，硬错误及软错误。硬错误是因永久性物理缺陷造成的问题。软错误是导致以意外方式更改所存储数据的临时状况的问题。软错误是因事件而非持久性物理状况导致。软错误可发生在传输线上、数字逻辑、模拟电路、磁性存储装置中及其它处，但在半导体存储装置中最常见，因为错误数据是持久的而在远远更长的时间内导致其它意外结果。软错误率(SER)是装置遭遇软错误的速率。其通常表达为单位时间故障数(FIT)或平均故障间隔时间(MTBF)。FIT是用于量化单位时间故障的单位且等效于每十亿个小时的装置操作一个错误。MTBF通常以装置操作年数为规格。
[0003]软错误可因使例如α粒子、宇宙射线及热中子等的辐射离子化而导致。α粒子可因封装中的放射性材料的痕迹衰变造成，且地球表面上的宇宙射线是由例如快中子、质子及介子等的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种包含错误检测与校正的系统，所述系统包括：多个管线，每一管线耦合到半导体芯片上的一或多个端口；及状态机，其耦合到所述多个管线且经配置以产生多个事件，其中：所述多个事件包括与多个存储元件相关联的读取型事件或扫描型事件中的一者，且所述状态机是以硬件实施且经配置以跨越所述多个存储元件检测并校正包含错误存储器条目的错误。2.根据权利要求1所述的系统，其中所述多个存储元件嵌入于所述多个管线中，且其中所述错误包括所述多个管线的所述多个存储元件内的位翻转错误。3.根据权利要求2所述的系统，其中所述状态机经配置以丢弃到达经检测错误存储器条目的封包直到所述错误存储器条目被校正，以便帮助防止业务被错误转发。4.根据权利要求1所述的系统，其中所述多个事件包括具有可配置时间间隔的周期性事件。5.根据权利要求1所述的系统，其中所述存储元件包括包含静态随机存取存储器SRAM、静态寄存器文件SRF或三进制内容可寻址存储器TCAM中的一或多者的配置存储器。6.根据权利要求1所述的系统，其中所述状态机经配置以：通过实施等待时间高效自动校正LEAN方案而检测并校正错误；且以可配置间隔起始周期性扫描以触发读取操作来检查错误。7.根据权利要求6所述的系统，其中所述状态机经配置以实施所述LEAN方案以便减少关键封包路径等待时间、芯片面积及芯片功率消耗中的至少两者。8.根据权利要求7所述的系统，其中所述状态机经配置以在不对配置存储器进行列多路复用的情况下实施所述LEAN方案以便减少所述关键封包路径等待时间、所述芯片面积及所述芯片功率消耗中的至少两者。9.根据权利要求7所述的系统，其中所述LEAN方案包括：错误校正码ECC逻辑及ECC报告逻辑，其与功能逻辑并联实施；及逻辑实施方案，其经配置以从主要逻辑路径分离出ECC检查以便减少时序及等待时间。10.根据权利要求9所述的系统，其中LEAN架构进一步包括：逻辑，其经配置以通过将正确条目写回到所述多个管线的存储元件中而实施所述LEAN方案，其中所述LEAN方案经配置以甚至在100％业务负载的情况下在少于100纳秒内自动校正错误而不需要软件介入；暂时性高速缓冲存储器，其经配置以在通过所述ECC逻辑进行校正之后存储经校正条目且在经校正数据等待写回到宏的同时响应于读取操作而从高速缓冲存储器提供所述经校正数据。11.根据权利要求1所述的系统，其中所述状态机经配置以通过在不对配置存储器进行列多路复用的情况下实施比较与检测CAD方案而检测错误以便减少关键封包路径等待时间、芯片面积及芯片功率消耗中的至少两者。12.根据权利要求11所述的系统，其中所述状态机经配置以通过跨越所述多个管线内的存储元件的副本将对应位置的内容进行比较而实施所述CAD方案，且其中所述CAD方案经配置以在不使用奇偶校验位及/或ECC位或ECC逻辑的情况下检测位翻转以便节省成本。
13.根据...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：安华高科技股份有限公司，
类型：发明
国别省市：