提供了一种半导体存储器装置及其制造方法。该半导体存储器装置包括：栅极层叠结构，其包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，所述多个沟道结构穿透栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过栅极层叠结构的边界；以及源极层，该源极层形成在栅极层叠结构上。所述多个沟道结构中的每一个的突出的端部延伸到源极层中。所述多个沟道结构中的每一个的突出的端部具有平坦截面。个的突出的端部具有平坦截面。个的突出的端部具有平坦截面。
【技术实现步骤摘要】
半导体存储器装置及其制造方法
[0001]本公开总体上涉及电子装置，更具体地，涉及一种具有垂直沟道结构的半导体存储器装置及其制造方法。
技术介绍
[0002]最近计算机环境的范式已转变为计算系统可随时随地使用的普适计算环境。这促使越来越多地使用诸如移动电话、数字相机、笔记本计算机等的便携式电子装置。这些便携式电子装置通常可包括使用半导体存储器装置的存储器系统，即，数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。
[0003]由于不存在机械驱动部分，使用半导体存储器装置的数据存储装置具有优异的稳定性和耐久性、高信息存取速度和低功耗。在具有这些优点的存储器系统的示例中，数据存储装置包括通用串行总线(USB)存储器装置、具有各种接口的存储卡、固态驱动器(SSD)等。
[0004]半导体存储器装置通常被分类为易失性存储器装置和非易失性存储器装置。
[0005]非易失性存储器装置具有相对慢的写速度和读速度，但即使当供电中断时仍保留所存储的数据。因此，非易失性存储器装置用于存储不管是否供电都要保留的数据。非易失性存储器的示例包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)等。闪存被分类为NOR型闪存和NAND型闪存。
技术实现思路
[0006]根据本公开的一方面，提供了一种半导体存储器装置，该半导体存储器装置包括：栅极层叠结构，其包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，所述多个沟道结构穿透栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过栅极层叠结构的边界；以及源极层，该源极层形成在栅极层叠结构上，其中，所述多个沟道结构中的每一个的突出的端部延伸到源极层中，并且其中，所述多个沟道结构中的每一个的突出的端部具有平坦截面。
[0007]根据本公开的另一方面，提供了一种制造半导体存储器装置的方法，该方法包括以下步骤：在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：具有在垂直方向上交替地层叠的层间绝缘层和导电图案的栅极层叠结构，穿透栅极层叠结构的多个沟道结构，所述多个沟道结构各自具有延伸到第一基板中的端部，以及从所述多个沟道结构与栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与第一基板之间的存储器层；去除第一基板以暴露存储器层；在包括存储器层的整个结构的顶部形成第一源极层；执行蚀刻工艺以暴露存储器层、沟道结构和第一源极层并且将存储器层、沟道结构和第一源极层平整(level)至相同的高度；以及在存储器层、沟道结构和第一源极层上形成第二源极层。
[0008]根据本公开的另一方面，提供了一种制造半导体存储器装置的方法，该方法包括
以下步骤：在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：具有在垂直方向上交替地层叠的层间绝缘层和导电图案的栅极层叠结构，穿透栅极层叠结构的多个沟道结构，所述多个沟道结构各自具有延伸到第一基板中的端部，以及从所述多个沟道结构与栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与第一基板之间的存储器层；形成连接到存储器单元阵列的位线；去除第一基板以暴露存储器层；在包括存储器层的整个结构的顶部上形成第一源极层；通过执行化学机械平坦化(CMP)工艺来蚀刻第一源极层、存储器层和所述多个沟道结构中的每一个的端部；以及在包括经平坦化的第一源极层、存储器层和所述多个沟道结构中的每一个的端部的整个结构的顶部上形成第二源极层。
附图说明
[0009]现在将在下文参照附图更充分地描述示例实施方式；然而，它们可按照不同的形式具体实现，不应被解释为限于本文中所阐述的实施方式。相反，提供这些实施方式以使得本公开将彻底和完整，并且将向本领域技术人员充分传达示例实施方式的范围。
[0010]在附图中，为了例示清晰，尺寸可能被夸大。将理解，当元件被称为在两个元件“之间”时，其可以是这两个元件之间的仅有元件，或者也可存在一个或更多个中间元件。相似的标号始终表示相似的元件。
[0011]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0012]图2是示出图1所示的存储器单元阵列的电路图。
[0013]图3是示意性地示出根据本公开的实施方式的半导体存储器装置的立体图。
[0014]图4是示出图1所示的存储器单元阵列的截面图。
[0015]图5A至图5F、图6、图7和图8A至图8D是示出根据本公开的实施方式的半导体存储器装置的制造方法的截面图。
[0016]图9是示出根据本公开的实施方式的存储器系统的配置的框图。
[0017]图10是示出根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
[0018]为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按各种形式实现，不能被解释为限于本文中所阐述的实施方式。
[0019]以下，将参照附图详细描述本公开的示例性实施方式，以便于本领域技术人员能够容易地实现本公开的技术精神。
[0020]实施方式提供了一种能够在将具有垂直沟道结构的沟道层和源极层彼此连接的工艺中抑制图案缺陷的半导体存储器装置和该半导体存储器装置的制造方法。
[0021]图1是示出根据本公开的实施方式的半导体存储器装置的框图。
[0022]参照图1，半导体存储器装置10可包括外围电路PC和存储器单元阵列20。
[0023]外围电路PC可被配置为控制将数据存储在存储器单元阵列20中的编程操作、输出存储在存储器单元阵列20中的数据的读操作以及擦除存储在存储器单元阵列20中的数据的擦除操作。
[0024]在实施方式中，外围电路PC可包括电压发生器31、行解码器33、控制逻辑35和页缓冲器组37。
[0025]存储器单元阵列20可包括多个存储块。存储器单元阵列20可通过字线WL连接到行解码器33并且通过位线BL连接到页缓冲器组37。
[0026]控制逻辑35可响应于命令CMD和地址ADD而控制电压发生器31、行解码器33和页缓冲器组37。
[0027]电压发生器31可基于控制逻辑35生成用于编程操作、读操作和擦除操作的各种操作电压(例如，擦除电压、接地电压、编程电压、验证电压、通过电压和读电压)。
[0028]行解码器33可基于控制电路35选择存储块。行解码器33可将操作电压施加到连接到所选存储块的字线WL。
[0029]页缓冲器组37可通过位线BL连接到存储器单元阵列20。页缓冲器组37可在编程操作中基于控制逻辑35暂时存储从输入/输出电路(未示出)接收的数据。页缓冲器组37可在读操作或验证操作中基于控制逻辑35感测位线BL的电压或电流。页缓冲器组37可基于控制电路35选择本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储器装置，该半导体存储器装置包括：栅极层叠结构，该栅极层叠结构包括在垂直方向上交替地层叠在基板上的层间绝缘层和导电图案；多个沟道结构，所述多个沟道结构穿透所述栅极层叠结构，所述多个沟道结构中的每一个的一个端部突出超过所述栅极层叠结构的边界；以及源极层，该源极层形成在所述栅极层叠结构上，其中，所述多个沟道结构中的每一个的突出的端部延伸到所述源极层中，并且其中，所述多个沟道结构中的每一个的突出的端部具有平坦截面。2.根据权利要求1所述的半导体存储器装置，其中，所述多个沟道结构中的每一个包括：芯绝缘层，该芯绝缘层在所述垂直方向上延伸；沟道层，该沟道层围绕所述芯绝缘层的侧壁；以及存储器层，该存储器层围绕所述沟道层的侧壁，并且其中，所述芯绝缘层的上端部、所述沟道层的上端部和所述存储器层的上端部向上突出并且延伸至相同的高度。3.根据权利要求2所述的半导体存储器装置，其中，所述沟道层的上端部与所述源极层直接接触。4.根据权利要求2所述的半导体存储器装置，其中，所述源极层包括依次层叠在所述栅极层叠结构的顶部上的第一源极层和第二源极层，并且其中，所述多个沟道结构中的每一个的突出的端部穿透所述第一源极层并且与所述第二源极层接触。5.根据权利要求4所述的半导体存储器装置，其中，所述沟道层的上端部与所述第二源极层接触。6.根据权利要求4所述的半导体存储器装置，其中，所述第一源极层、所述芯绝缘层、所述沟道层和所述存储器层的上表面延伸至相同的高度。7.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括设置在所述源极层上方的上线。8.根据权利要求1所述的半导体存储器装置，该半导体存储器装置还包括连接到所述多个沟道结构中的每一个的下端部的位线，该位线设置在所述基板和所述栅极层叠结构之间。9.根据权利要求8所述的半导体存储器装置，该半导体存储器装置还包括：导电连接线，所述导电连接线设置在所述位线的下层中；绝缘结构，该绝缘结构围绕所述导电连接线；以及导电连接结构，所述导电连接结构穿透所述绝缘结构并且将所述导电连接线连接到互补金属氧化物半导体CMOS电路。10.一种制造半导体存储器装置的方法，该方法包括以下步骤：在第一基板上形成存储器单元阵列，其中，该存储器单元阵列包括：栅极层叠结构，该栅极层叠结构具有在垂直方向上交替地层叠的层间绝缘层和导电图案，
多个沟道结构，所述多个沟道结构穿透所述栅极层叠结构，所述多个沟道结构各自具有延伸到所述第一基板中的端部，以及存储器层，该存储器层从所述多个沟道结构与所述栅极层叠结构之间延伸至所述多个沟道结构中的每一个的端部与所述第一基板之间；去除所述第一基板以暴露所述存储器层；在包括所述存储器层的整个结构的顶部上形成第一源极层；...
【专利技术属性】
技术研发人员：李东奂，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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