接合结构及其形成方法技术

提供一种接合结构及其形成方法，包括：第一基板；第二基板，与第一基板相对设置；第一接合层，于第一基板上；第二接合层，于第二基板上并与第一接合层相对设置；以及银部件，于第一接合层与第二接合层之间。银部件包括银纳米孪晶结构，且银纳米孪晶结构具有平行排列孪晶界。银纳米孪晶结构包括90％以上的[111]结晶方位。方位。方位。

【技术实现步骤摘要】
接合结构及其形成方法


[0001]本公开有关于一种接合结构及其形成方法，且特别关于一种具有银部件的接合结构及其形成方法。

技术介绍

[0002]现有的集成电路结构是将不同类型的芯片(例如模拟芯片、数字逻辑芯片、存储器芯片)平行排列在印刷电路板(printed circuit board,PCB)上。然而，印刷电路板上的面积有限，且各别芯片之间的距离较长，导致信号延迟的缺点。因此，随后发展出二维集成电路结构，亦即多芯片模块(multichip module,MCM)。其利用制程的优化，将不同芯片封装在同一个模块。随着晶体管数目持续上升，进一步发展出芯片或晶圆垂直堆叠的三维集成电路结构。三维集成电路结构达成系统级封装(system in chip,SiP)，其包括多芯片封装(multichip package,MCP)、芯片堆叠(stack die)、层叠封装(package on package,PoP)、封装内封装(package in package,PiP)以及晶圆对晶圆封装(wafer on wafer,WoW)等。
[0003]三维集成电路结构的技术在于异质整合(heterogeneous integration)。异质整合是把不同种类的材料及组件变成单一系统，从而提升微光机电系统(micro
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opto
‑
electro
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mechanical systems,MOEMS)、微机电系统(micro
‑
electro
‑<br/>mechanical systems,MEMS)以及纳米机电系统(nano
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electro
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mechanical systems,NEMS)的性能。由异质整合所衍生的三维集成电路结构使摩尔定律(Moore
’
s law)得以延续。然而，三维集成电路仍存在一些问题，例如：微缩化时的焦耳热影响、芯片翘曲以及焊锡介金属化合物成长等，其中温度所引发的可靠度劣化是迫切的问题。因此，需要发展如何在三维集成电路制程中导入低温接合技术。
[0004]现有的低温接合方法包括：阳极接合、焊锡接合、表面活化接合、超音波接合以及高分子胶接合。然而，上述方法均存在一些缺点，例如：阳极接合需要施加高电压，高电压可能与芯片不相容而导致芯片毁损；焊锡接合有介金属化合物(intermetallic compound,IMC)脆化的问题；表面活化接合的成本高昂且可能伤害芯片；超音波接合仅适用于小范围；以及高分子胶接合具有对位极不可重工的问题。
[0005]目前已知对于面心立方(face
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centered cubic,FCC)晶体结构金属，其(111)结晶面为最密堆积平面，因此相较于(100)或(110)结晶面较易滑移、扩散速率较高且原子扩散速率较高(例如较高约3
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4个数量级)。此外，纳米孪晶具有高密度的孪晶界，其可以提供大量的原子扩散路径。
[0006]中国台湾专利技术专利第I6865724号及中国台湾专利技术专利第I521104号均揭示一种在基板表面电镀铜纳米孪晶薄膜的方法，其可以于基板上形成平行分布的纳米孪晶薄膜，且具有高[111]优选结晶方位。中国台湾专利技术专利第I6865724号揭示一种电镀铜纳米孪晶薄膜的低温接合方法，其可以在0.8MPa至3MPa的压力及200℃至350℃的温度进行两个分别覆盖金属层的氧化物基板的接合。中国台湾专利技术专利第I521104号揭示一种先在基板上电镀铜晶种层再电镀镍纳米孪晶薄膜，之后将二基板低温接合的封装结构及方法；以及中国台
湾专利技术专利第I519681号揭示一种在半导体芯片、电路板或导电基板表面电镀金纳米孪晶薄膜，之后相互进行低温接合的结构及方法。
[0007]然而，现有的低温接合技术虽然可以于基板上形成平行分布的纳米孪晶薄膜，但其均采用50rpm甚至1500rpm的高速旋转电镀方法，其制程及所形成的薄膜品质均不易控制，孪晶间距较大且[111]优选结晶方位低于90％。中国台湾专利技术专利第I432613号显示其孪晶结构的X光绕射(XRD)图中仍有明显的Cu(222)结晶方位；中国台湾专利技术专利第I507548号显示其孪晶结构的X光绕射图中仍有明显的Au(222)结晶方位，其[111]优选结晶方位甚至会低到仅50％。此外，现有技术虽利用纳米孪晶薄膜进行半导体芯片、电路板或导电基板接合，但由于纳米孪晶薄膜表面不够光滑，在接合前均须对纳米孪晶薄膜表面进行化学机械研磨(chemical mechanical polishing,CMP)以减少表面粗糙度，不仅制程繁复且会破坏纳米孪晶薄膜。
[0008]再者，元件或接点尺寸会受到电镀制程的限制，且电镀制程产生的电镀废液亦有环保顾虑。详细而言，一般小于2微米的元件或接点无法以电镀方法制作，而使用溅镀或蒸镀则较无上述顾虑，即使是尺寸在2微米以下的元件或接点亦可容易利用溅镀或蒸镀制作完成。此外，直接电镀纳米孪晶薄膜于硅基板上，硅基板与纳米孪晶薄膜之间的接合力不足，会导致薄膜剥落从而影响薄膜整体可靠度。综合以上问题，现有的晶圆接合技术仍面临许多挑战。

技术实现思路

[0009]本公开的一些实施例提供一种接合结构，包括：第一基板；第二基板，与第一基板相对设置；第一接合层，于第一基板上；第二接合层，于第二基板上并与第一接合层相对设置；以及银部件，于第一接合层与第二接合层之间，其中银部件包括银纳米孪晶结构，且银纳米孪晶结构具有平行排列孪晶界，其中银纳米孪晶结构包括90％以上的[111]结晶方位。
[0010]在一些实施例中，银部件的厚度至少为1.0微米。
[0011]在一些实施例中，银纳米孪晶结构的厚度至少为0.5微米。
[0012]在一些实施例中，平行排列孪晶界的间距为1纳米至100纳米。
[0013]在一些实施例中，银部件还包括：第一过渡晶粒层，于第一接合层以及银纳米孪晶结构之间；以及第二过渡晶粒层，于第二接合层以及银纳米孪晶结构之间。
[0014]在一些实施例中，银部件包括70％以上的[111]结晶方位。
[0015]在一些实施例中，还包括：第一通孔，于第一基板之中并连接第一接合层；以及第二通孔，于第二基板之中并连接第二接合层。
[0016]在一些实施例中，第一基板以及第二基板各自包括硅芯片、硅晶圆或其组合。
[0017]在一些实施例中，第一接合层以及第二接合层各自包括铜、铝、银或其组合。
[0018]本公开的另一些实施例提供一种形成接合结构的方法，包括：在第一基板上形成第一接合层；在第一接合层上形成第一银部件；在第二基板上形成第二接合层；在第二接合层上形成第二银部件；以及将第一银部件与第二银部件相对接合，以在第一接合层与第二接合层之间形成第三银部件，其中第三银部件包括银纳米孪晶结构，且银纳米孪晶结构具有平行排列孪晶界，其中银纳米孪晶结构具有90％以上的[111]结晶方位。
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【技术保护点】

【技术特征摘要】
1.一种接合结构，包括：一第一基板；一第二基板，与该第一基板相对设置；一第一接合层，于该第一基板上；一第二接合层，于该第二基板上并与该第一接合层相对设置；以及一银部件，于该第一接合层与该第二接合层之间，其中该银部件包括一银纳米孪晶结构，且该银纳米孪晶结构具有一平行排列孪晶界，其中该银纳米孪晶结构包括90％以上的[111]结晶方位。2.如权利要求1所述的接合结构，其中该银部件的厚度至少为1.0微米。3.如权利要求1所述的接合结构，其中该银纳米孪晶结构的厚度至少为0.5微米。4.如权利要求1所述的接合结构，其中该平行排列孪晶界的间距为1纳米至100纳米。5.如权利要求1所述的接合结构，其中该银部件还包括：一第一过渡晶粒层，于该第一接合层以及该银纳米孪晶结构之间；以及一第二过渡晶粒层，于该第二接合层以及该银纳米孪晶结构之间。6.如权利要求5所述的接合结构，其中该银部件包括70％以上的[111]结晶方位。7.如权利要求1所述的接合结构，还包括：一第一通孔，于该第一基板之中并连接该第一接合层；以及一第二通孔，于该第二基板之中并连接该第二接合层。8.如权利要求1所述的接合结构，其中该第一基板以及该第二基板各自包括硅芯片、硅晶圆或其组合。9.如权利要求1所述的接合结构，其中该第一接合层以及该第二接合层各自包括铜、铝、银或其组合。10.一种形成接合结构的方法，包括：在一第一基板上形成一第一接合层；在该第一接合层上形成一第一银部件；在一第二基板上形成一第二接合层；在该第二接合层上形成一第二银部件；以及将该第一银部件与该第二银部件相对接合，以在该第一接合层与该第二接合层之间形成一第三银部件，其中该第三银部件包括一银纳米孪晶结构，且该银纳米孪晶结构具有一平行排列孪晶界，其中该银纳米孪晶结构具有90％以上的[...

【专利技术属性】
技术研发人员：庄东汉，蔡幸桦，
申请(专利权)人：乐鑫材料科技股份有限公司，
类型：发明
国别省市：