半导体器件、其制备方法、功率转换电路及车辆技术

本申请公开了一种半导体器件、其制备方法、功率转换电路及车辆，半导体器件在沟槽底部引入了沟道区，配合栅极分裂结构，为电子从外延层到第二源区提供了一条低势垒路径，使器件具有较低的第三象限开启电压，抑制了体二极管的开通，解决了双极退化问题。并且，低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得器件的开启损耗大大降低。荷使得器件的开启损耗大大降低。荷使得器件的开启损耗大大降低。

【技术实现步骤摘要】
半导体器件、其制备方法、功率转换电路及车辆


[0001]本申请涉及半导体
，尤其涉及到一种半导体器件、其制备方法、功率转换电路及车辆。

技术介绍

[0002]碳化硅(silicon carbide，SiC)材料相对硅(silicon，Si)材料具有宽禁带、高临界击穿电场、高热导率及高电子饱和漂移速度等优势，利用SiC材料制作的金属
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氧化物半导体场效应晶体管(metal
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oxide
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semiconductor field
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effect transistor，MOSFET)相比Si材料制作的绝缘栅双极型晶体管(insulated gate bipolar transistor，IGBT)具有高击穿电压、低导通压降等特性。且单极导电特性使得SiC MOSFET相比Si IGBT具有更快的开关速度、更低的导通损耗和更低的开关损耗，因此，SiC MOSFET已经在部分应用场景诸如车载微控制单元(micro controller unit，MCU)、车载电池充电器(on
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board battery charger，OBC)等领域取代Si IGBT。
[0003]SiC MOSFET器件作为电源系统的核心器件，不仅需要优异的第一象限特性，而且也需要优异的第三象限性能。虽然SiC MOSFET器件内部存在寄生体二极管，可以在第三象限工作时导通续流，但是开启电压高达2V～3V，并且SiC MOSFET的体二极管导通时会带来较大损耗。同时由于碳化硅外延层存在基平面位错(basal plane dislocation，BPD)，体二极管导通时电子和空穴复合所释放的能量将会导致堆垛层错在BPD处蔓延，从而产生双极退化现象，导致SiC MOSFET器件的电学性能退化，比如SiC MOSFET器件的导通电阻增加，SiC MOSFET器件阻断状态下泄漏电流增大等问题，这给整个系统的性能和可靠性带来了严峻挑战。

技术实现思路

[0004]本申请提供一种半导体器件、其制备方法、功率转换电路及车辆，用于降低器件在第三象限工作时的开启电压，且解决双极退化问题。
[0005]第一方面，本申请提供了一种半导体器件，包括：半导体衬底、设置在半导体衬底上的外延层、设置于外延层内的沟槽、隔着栅绝缘膜设置在沟槽内的栅极、设置于外延层上的源极、以及设置于半导体衬底远离外延层一侧的漏极。其中，沟槽具有相对设置的第一侧壁和第二侧壁。示例性地，在外延层内可以包括：设置于沟槽外侧且与第一侧壁接触的第一源区，位于第一源区下方的阱区，设置于沟槽外侧且包裹沟槽的第二侧壁并延伸至沟槽的底部的屏蔽区，设置于沟槽的第二侧壁和屏蔽区之间的第二源区，设置于沟槽的底部和屏蔽区之间且与第二源区接触的沟道区。
[0006]在本申请中，半导体衬底可以为掺杂有五价元素的SiC单晶衬底，外延层可以采用外延生长生成的掺杂有相应杂质的SiC材料。具体地，半导体衬底和外延层中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，半导体衬底的掺杂浓度一般大于外延层的掺杂浓度。
[0007]在本申请中，第一源区、第二源区和沟道区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，第一源区、第二源区和沟道区中掺杂的主要是N型杂质，例如氮(N)、磷(P)或砷(As)等。示例性地，沟道区的掺杂浓度一般小于第一源区和第二源区的掺杂浓度，第一源区的掺杂浓度和第二源区的掺杂浓度一般相似。
[0008]在本申请中，阱区和屏蔽区可以是采用离子注入工艺，通过对外延层进行掺杂形成的。并且，阱区和屏蔽区中掺杂的主要是P型杂质，例如硼(B)、铝(Al)或镓(Ga)等。示例性地，阱区的掺杂浓度一般小于屏蔽区的掺杂浓度。
[0009]在本申请中，栅极可以包括第一栅极和第二栅极，第一栅极和第二栅极由栅绝缘膜包裹，即第一栅极和第二栅极之间相互绝缘设置。沟道区可以与包裹第二栅极的栅绝缘膜接触，且沟道区与包裹第一栅极的栅绝缘膜互不接触。
[0010]由于第二栅极的存在，并配合沟槽底部设置的沟道区，在包裹第二栅极的栅绝缘膜与沟道区的界面处存在一个电子的低势垒路径，该低势垒路径为电子从外延层
→
沟道区
→
第二源区。当器件正向导通或是关断时，低势垒路径可以阻挡第二源区中的电子通过沟道区进入外延层，保证了器件的阻断能力。当器件工作在第三象限时，负的漏极偏置使得外延层中的电子能量增加，势垒高度相应降低，当电子能量增加至超过势垒时，会优先于从外延层到阱区的体二极管导通，抑制了器件的体二极管的开通，并且低势垒路径开启时只有电子参与导电，使器件具有较低的第三象限开启电压，且避免了双极退化的问题。并且该低势垒路径具有很好的反向恢复特性，较少的反向恢复电荷使得器件的开启损耗大大降低。具体地，第一栅极起到栅极的作用，因此第一栅极可以看做为真栅，第二栅极为虚拟栅，将栅极分裂成真栅和虚拟栅，还可以大幅降低栅漏电容，提升器件的高频性能。
[0011]在本申请一些可能的实现方式中，栅极可以为上下分裂结构，即在沟槽内，第一栅极和第二栅极可以堆叠设置，且第二栅极位于沟槽的底部，第一栅极位于第二栅极的上方，第一栅极和第二栅极之间采用栅绝缘膜间隔。将第二栅极设置在沟槽的底部，可以便于沟道区与包裹第二栅极的栅绝缘膜接触，且保证沟道区与包裹第一栅极的栅绝缘膜互不接触。
[0012]在本申请一些可能的实现方式中，栅极也可以为左右分裂结构，在沟槽内，第一栅极和第二栅极并排设置，且第一栅极邻近第一侧壁设置，第二栅极邻近第二侧壁设置，第二栅极还可以直接与源极接触。将第二栅极设置在邻近沟槽的第二侧壁，可以便于沟道区与包裹第二栅极的栅绝缘膜接触，将第一栅极设置在邻近沟槽的第一侧壁，可以保证沟道区与包裹第一栅极的栅绝缘膜互不接触。
[0013]本申请对栅极的材料不作限定，例如，栅极的材料可以是多晶硅材料，也可以是金属(例如W、Al、Ti、Cu、Mo或Pt)等其它具有良好导电特性的材料。
[0014]在本申请一些可能的实现方式中，半导体器件还可以包括：覆盖于外延层远离半导体衬底一侧的层间介质层。并且，层间介质层可以具有接触孔，接触孔在半导体衬底的正投影可以与第一栅极在半导体衬底的正投影互不交叠，且接触孔暴露出第一源区、第二源区和屏蔽区，以便源极通过接触孔分别与屏蔽区、第一源区和第二源区接触，实现源极分别与屏蔽区、第一源区和第二源区欧姆接触的效果。
[0015]本申请对形成层间介质层的材料不作限定，例如，形成层间介质层的材料可以是介电材料，该介电材料包括但不限于二氧化硅(SiO2)、氮氧化硅(SiNO)、碳氧化硅(SiCO)、
氮化硅(SiNx)等。
[0016]本申请对形成源极和漏极13的材料不作限定，例如，形成源极和漏极的材料可以为金属材料。示例性地，该金属材料可以包括W、Al、Ti、Cu、Mo或Pt等。
[0017]在本申请一些可能的实现本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：半导体衬底；外延层，所述外延层设置在所述半导体衬底上；沟槽，所述沟槽设置于所述外延层内，所述沟槽具有相对设置的第一侧壁和第二侧壁；栅极，所述栅极设置在所述沟槽内，所述栅极包括第一栅极和第二栅极，所述第一栅极和所述第二栅极由栅绝缘膜包裹；第一源区，所述第一源区设置于所述外延层内，且位于所述沟槽的外侧与所述第一侧壁接触；阱区，所述阱区设置于所述外延层内，且位于所述第一源区的下方；屏蔽区，所述屏蔽区设置于所述外延层内，所述屏蔽区位于所述沟槽的外侧且包裹所述第二侧壁并延伸至所述沟槽的底部；第二源区，所述第二源区设置于所述外延层内，且位于所述沟槽的第二侧壁和所述屏蔽区之间；沟道区，所述沟道区设置于所述外延层内，所述沟道区位于所述沟槽的底部和所述屏蔽区之间且与所述第二源区接触，所述沟道区与包裹所述第二栅极的栅绝缘膜接触，且所述沟道区与包裹所述第一栅极的栅绝缘膜互不接触；源极，所述源极设置于所述外延层上，所述源极分别与所述屏蔽区、所述第一源区和所述第二源区接触；漏极，所述漏极设置于所述半导体衬底远离所述外延层的一侧。2.如权利要求1所述的半导体器件，其特征在于，在所述沟槽内，所述第一栅极和所述第二栅极堆叠设置，且所述第二栅极位于所述沟槽的底部，所述第一栅极位于所述第二栅极的上方。3.如权利要求1所述的半导体器件，其特征在于，在所述沟槽内，所述第一栅极和所述第二栅极并排设置，且所述第一栅极邻近第一侧壁设置，所述第二栅极邻近第二侧壁设置，所述第二栅极与所述源极接触。4.如权利要求1
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3任一项所述的半导体器件，其特征在于，所述沟道区在所述半导体衬底的正投影位于所述沟槽在所述半导体衬底的正投影范围内，所述第二源区延伸至所述沟槽的底部。5.如权利要求1
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4任一项所述的半导体器件，其特征在于，所述外延层包括设置在所述半导体衬底上的漂移层以及设置在所述漂移层上的电流扩展层，所述电流扩展层和所述漂移层为N型掺杂，所述电流扩展层的掺杂浓度大于所述漂移层的掺杂浓度；所述沟槽、所述第一源区、所述第二源区、所述阱区、所述沟道区和所述屏蔽区均设置于所述电流扩展层内。6.如权利要求5所述的半导体器件，其特征在于，所述半导体衬底为N型掺杂，所述半导体衬底的掺杂浓度大于所述电流扩展层的掺杂浓度。7.如权利要求1
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6任一项所述的半导体器件，其特征在于，所述沟道区、所述第一源区和所述第二源区为N型掺杂，所述沟道区的掺杂浓度小于所述第一源区和所述第二源区的掺杂浓度。8.如权利要求1
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7任一项所述的半导体器件，其特征在于，所述阱区和所述屏蔽区为P
型掺杂，所述阱区的掺杂浓度小于所述屏蔽区的掺杂浓度。9.如权利要求1
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8任一项所述的半导体器件，其特征在于，还包括：层间介质层，所述层间介质层覆盖于所述外延层远离所述半导体衬底的一侧，且所述层间介质层具有接...

【专利技术属性】
技术研发人员：高博，焦春坤，胡飞，唐龙谷，
申请(专利权)人：华为数字能源技术有限公司，
类型：发明
国别省市：