放电控制电路、放电控制方法以及锂电池高边驱动电路技术

本发明专利技术提供了一种放电控制电路、放电控制方法以及锂电池高边驱动电路，放电控制电路包括第一PMOS管、第二PMOS管和第五NMOS管。第一PMOS管漏极耦接第五NMOS管，栅极通过第一电阻耦接第一高压点，源极通过第二PMOS管耦接第二高压点；第二PMOS管漏极耦接第一PMOS管，栅极通过第二电阻耦接第二高压点，源极耦接第二高压点；第五NMOS管漏极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，栅极耦接第一PMOS管，源极接地。本发明专利技术通过放电控制实现了高压压差的检测以及电压脉冲式下拉的速度可调，能够适应不同的电路系统，且在稳态时检测电路不耗电。检测电路不耗电。检测电路不耗电。

【技术实现步骤摘要】
放电控制电路、放电控制方法以及锂电池高边驱动电路


[0001]本专利技术属于电力电子
，设计一种放电控制技术，具体但不限于涉及一种放电控制电路、放电控制方法以及锂电池高边驱动电路。

技术介绍

[0002]锂电池管理驱动方案分为高边驱动和低边驱动，其中，高边驱动的方案由于与外部控制器MCU共地，可以减少隔离器件。高边驱动方案需要一个高于电池电压BAT的电压信号CP用于驱动外部高压NMOS(CFET/DFET)，如图1所示为高边驱动应用的示意图，其中高边驱动模块DSG_DRV用于控制放电管DFET的通断。当放电管DFET要导通时，DSG拉高到CP电压；当放电管DFET要关断时，DSG拉低到PACK+电压。在关断放电管DFET的过程中，为防止DSG被拉得太低引起放电管DEFT的VGS压差过大，需要检测高压DSG和PACK两端的电压差，当(DSG
‑
PACK)>Vth时允许DSG被下拉，当(DSG
‑
PACK)<Vth时停止下拉。
[0003]如图2所示为目前的高压压差检测方案示意图，图中VA、VB为需检测压差的两高压点，利用运放OP输入端虚地特性，VB＝VX,让R1＝R2，由于流过R1和R2电流相等，因此Y处的电压Y＝VA
‑
VB，Y是相对于地线的电压，从而实现高压转低压功能。Y再通过一个比较器CMP与某个参考电压Vth比较产生PD_EN控制信号。
[0004]由此可知，如图2所示的方案需要一个高压运放OP和一个低压比较器CMP来实现，使得电路相对复杂。而当(VA
‑
VB)的压差不同，流过开关管MP0的电流也不同，则需要保证高压运放OP在开关管MP0不同工作电流下都能稳定工作，且OP和CMP在检测过程中需要一直耗电。
[0005]有鉴于此，需要提供一种新的结构或控制方法，以期解决上述至少部分问题。

技术实现思路

[0006]针对现有技术中的一个或多个问题，本专利技术提出了一种放电控制电路、放电控制方法以及锂电池高边驱动电路，利用简便的电路实现了高压压差的检测，同时实现电压下拉速度可调，能够适应不同的电路系统，且在稳态时检测电路不耗电。
[0007]实现本专利技术目的的技术解决方案为：
[0008]在本专利技术一实施方式公开了一种放电控制电路，用于控制放电开关管的导通和关断，包括：
[0009]第一PMOS管，漏极耦接第五NMOS管的栅极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及检测使能控制信号而处于不同工作状态；
[0010]第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第一电流源的输入端，第一电流源的输出端接地；源极耦接第二高压点；所述第二PMOS管基于第二高压点的电压及检测使能控
制信号而处于不同工作状态；
[0011]第五NMOS管，漏极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，栅极耦接第一PMOS管的漏极，源极接地，所述第五NMOS管基于第一PMOS管的工作状态而处于不同工作状态。
[0012]作为本专利技术的一实施方式，所述放电控制电路包括第一NMOS管和第二NMOS管，第一NMOS管的漏极耦接第三电阻的第二端，第一NMOS管的栅极和第二NMOS管的栅极均接入所述放电开关管的使能控制信号，第一NMOS管的源极耦接第一电流源的输入端，第二NMOS管的漏极耦接第一电阻的第一端，第二NMOS管的源极耦接第二电流源的输入端，第一NMOS管和第二NMOS管分别基于所述使能控制信号而处于不同工作状态。
[0013]作为本专利技术的一实施方式，所述放电控制电路包括第三NMOS管和第三电流源，其中，第三NMOS管的漏极耦接第一PMOS管的漏极，栅极耦接内部电压源，源极耦接第三电流源的输入端和第五NMOS管的栅极，第三电流源的输出端接地，所述第三NMOS管用于钳位第五NMOS管的栅极电压。
[0014]作为本专利技术的一实施方式，所述放电控制电路包括放电时间调节电路，所述放电时间调节电路耦接第五NMOS管的漏极，所述放电时间调节电路在第五NMOS管关断时调节电压下拉控制信号的作用时长。
[0015]作为本专利技术的一实施方式，所述放电时间调节电路包括第五电流源和电容，其中，第五电流源的输入端耦接内部电压源，输出端耦接第五NMOS管的漏极，电容并联在第五NMOS管的漏极与源极之间，所述第五电流源在第五NMOS管关断时对电容充电。
[0016]作为本专利技术的一实施方式，所述放电时间调节电路包括施密特触发器，施密特触发器的输入端耦接电容的第一端，施密特触发器基于电容的第一端电压触发另一工作状态。
[0017]作为本专利技术的一实施方式，所述放电控制电路包括与非门电路和与门电路，其中，施密特触发器的输出端耦接与非门电路的第一输入端，第四电流源的输出端通过非门电路耦接与非门电路的第二输入端，与非门电路的输出端耦接与门电路的第一输入端，与门电路的第二输入端耦接放电开关管的使能控制信号，与门电路的输出端输出放电驱动信号。
[0018]作为本专利技术的一实施方式，所述放电控制电路包括低电平检测电路，所述低电平检测电路耦接第一高压点，所述低电平检测电路用于在第一高压点为低电平时输出作用于第二高压点的电压下拉到地的控制信号。
[0019]作为本专利技术的一实施方式，所述放电控制电路还包括第四电流源和第四NMOS管，第一电阻、第二NMOS管、第二电流源、第四电流源和第四NMOS管构成低电平检测电路，第四电流源的输入端耦接内部电压源，输出端耦接第四NMOS管的漏极，第四NMOS管的栅极耦接第二电流源的输入端，第四NMOS管的源极接地。
[0020]作为本专利技术的一实施方式，所述放电控制电路还包括第四电流源和第一NPN型三极管，第一电阻、第二NMOS管、第二电流源、第四电流源和第一NPN型三极管构成低电平检测电路，第四电流源的输入端耦接内部电压源，输出端耦接第一NPN型三极管的集电极，第一NPN型三极管的基极耦接第二电流源的输入端，第一NPN型三极管的发射极接地。
[0021]在本专利技术一实施方式还公开了一种放电控制电路，用于控制放电开关管的导通和关断，其特征在于，包括：
[0022]第一PMOS管，漏极耦接第二NPN型三极管的基极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及其阈值电压而处于不同工作状态；
[0023]第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种放电控制电路，用于控制放电开关管的导通和关断，其特征在于，包括：第一PMOS管，漏极耦接第五NMOS管的栅极；栅极与第一电阻的第一端、第二电流源的输入端均耦接，第一电阻的第二端耦接第一高压点，第二电流源的输出端接地；源极通过第二PMOS管耦接第二高压点；所述第一PMOS管基于第一高压点与第二高压点之间的电压差及检测使能控制信号而处于不同工作状态；第二PMOS管，漏极耦接第一PMOS管的源极；栅极耦接第二电阻和第三电阻，第二电阻的第二端耦接第二高压点，第三电阻的第二端耦接第一电流源的输入端，第一电流源的输出端接地；源极耦接第二高压点；所述第二PMOS管基于第二高压点的电压及检测使能控制信号而处于不同工作状态；第五NMOS管，漏极耦接内部电压源并输出作用于第二高压点的电压下拉控制信号，栅极耦接第一PMOS管的漏极，源极接地，所述第五NMOS管基于第一PMOS管的工作状态而处于不同工作状态。2.根据权利要求1所述的放电控制电路，其特征在于，所述放电控制电路包括第一NMOS管和第二NMOS管，第一NMOS管的漏极耦接第三电阻的第二端，第一NMOS管的栅极和第二NMOS管的栅极均接入所述放电开关管的使能控制信号，第一NMOS管的源极耦接第一电流源的输入端，第二NMOS管的漏极耦接第一电阻的第一端，第二NMOS管的源极耦接第二电流源的输入端，第一NMOS管和第二NMOS管分别基于所述使能控制信号而处于不同工作状态。3.根据权利要求1所述的放电控制电路，其特征在于，所述放电控制电路包括第三NMOS管和第三电流源，其中，第三NMOS管的漏极耦接第一PMOS管的漏极，栅极耦接内部电压源，源极耦接第三电流源的输入端和第五NMOS管的栅极，第三电流源的输出端接地，所述第三NMOS管用于钳位第五NMOS管的栅极电压。4.根据权利要求1或3所述的放电控制电路，其特征在于，所述放电控制电路包括放电时间调节电路，所述放电时间调节电路耦接第五NMOS管的漏极，所述放电时间调节电路在第五NMOS管关断时调节电压下拉控制信号的作用时长。5.根据权利要求4所述的放电控制电路，其特征在于，所述放电时间调节电路包括第五电流源和电容，其中，第五电流源的输入端耦接内部电压源，输出端耦接第五NMOS管的漏极，电容并联在第五NMOS管的漏极与源极之间，所述第五电流源在第五NMOS管关断时对电容充电。6.根据权利要求5所述的放电控制电路，其特征在于，所述放电时间调节电路包括施密特触发器，施密特触发器的输入端耦接电容的第一端，施密特触发器基于电容的第一端电压触发另一工作状态。7.根据权利要求6所述的放电控制电路，其特征在于，所述放电控制电路包括与非门电路和与门电路，其中，施密特触发器的输出端耦接与非门电路的第一输入端，第四电流源的输出端通过非门电路耦接与非门电路的第二输入端，与非门电路的输出端耦接与门电路的第一输入端，与门电路的第二输入端耦接放电开关管的使能控制信号，与门电路的输出端输出放电驱动信号。8.根据权利要求2所述的放电控制电路，其特征在于，所述放电控制电路包括低电平检测电路，所述低电平检测电路耦接第一高压点，所述低电平检测电路用于在第一高压点为低电平时输出作用于第二高压点的电压下拉到地的控制信号。
9.根据权利要求8所述的...

【专利技术属性】
技术研发人员：胡养聪，吴文贡，王轶，
申请(专利权)人：深圳市单源半导体有限公司，
类型：发明
国别省市：