包括彼此同步的主设备和至少一个从设备的定时系统和相关同步方法技术方案

本公开的实施例涉及一种定时系统，其包括：主定时设备和从定时设备。主定时设备包括：主振荡器级，被配置为接收参考信号，并且生成与参考信号锁频的第一主时钟信号；主定时级，包括被配置为以取决于第一主时钟信号的定时来更新值的主计数器，主定时级被配置为生成脉冲类型的第一本地时钟信号，该第一本地时钟信号的脉冲的定时能够由主计数器控制；以及主同步级，被配置为生成与第一本地时钟信号同步的同步信号，其中同步信号包括针对第一本地时钟信号的由多个(N个)脉冲形成的每个连续脉冲组的对应脉冲。从定时设备包括：从振荡器级，被配置为接收参考信号，并且生成与参考信号锁频的第二主时钟信号；从定时级；以及从同步级。以及从同步级。以及从同步级。

【技术实现步骤摘要】
包括彼此同步的主设备和至少一个从设备的定时系统和相关同步方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月28日提交的意大利申请号102021000016841的权益，该申请通过引用并入本文。


[0003]本专利技术涉及一种包括彼此同步的主设备和至少一个从设备的定时系统以及用于同步主设备和从设备的对应方法。

技术介绍

[0004]众所周知，定时系统当前可用，该定时系统分别包括至少一对集成电子设备，这些集成电子设备被安装在同一电子控制单元(ECU)中并且具有本地振荡器，在此本地振荡器的上，这些集成电子设备生成对应的定时信号(也称为时钟信号)组，然后被供应给外部电子设备。例如，这种定时系统通常被用于汽车领域，其中由每个集成电子设备生成的时钟信号被供应给对应的开关稳压器，该开关稳压器又生成电压，然后该电压被用在车辆所配备的安全气囊致动系统。
[0005]更详细地，每个集成电子设备能够生成相应组的时钟信号，使得它们满足预定的相位关系，例如以防止由于对应开关稳压器的同时致动而出现功率耗散峰值，因此以便于控制功耗。然而，缺乏对两个不同的集成电子设备所生成的时钟信号之间存在的时间关系的控制限制了控制总耗散功率的能力。

技术实现思路

[0006]实施例提供了允许现有技术的缺点被至少部分地克服的定时系统。
[0007]其他实施例提供改进的定时系统和相关方法。
附图说明
[0008]为了更好地理解本专利技术，其优选实施例现在参照附图仅通过非限制性示例来描述，其中：
[0009]图1示出了包括定时系统的电子控制单元的框图；
[0010]图2、4和5示出了由集成电子设备生成的信号的时间图；
[0011]图6示出了与由本定时系统执行的操作相关的框图；
[0012]图3、7和8示出了来自本定时系统的信号的时间图；以及
[0013]图9示出了被耦合到开关稳压器的定时系统的框图。
具体实施方式
[0014]图1示出了定时系统1，其包括形成电子控制单元5的第一集成电子设备2和第二集
成电子设备4。电子控制单元5还包括微控制器单元6，该微控制器单元6在相应的引脚19上生成信号CLKIN，例如该信号CLKIN是占空比等于50％并且标称频率等于4MHz的方波信号；信号CLKIN的频率准确度例如等于
±
1％。
[0015]第一集成电子设备2包括相应的本地振荡器21、相应的比较级22、相应的输出级23和主同步级24。
[0016]更详细地，本地振荡器21是(例如)压控可变振荡器，其生成本地信号LOC1，例如该本地信号LOC1是占空比等于50％并且标称频率例如等于16MHz的方波信号；本地信号LOC1的频率准确度例如等于
±
5％。
[0017]比较级22被连接至本地振荡器21和引脚19，以接收本地信号LOC1和信号CLKIN。此外，比较级22通过相应的第一输出控制本地振荡器21，并且在相应的第二输出上生成信号MAIN_CLK_MASTER(如图3所示)，例如该信号MAIN_CLK_MASTER是占空比等于50％并且标称频率等于本地信号LOC1的标称频率(因此例如等于16MHz)的方波信号，信号MAIN_CLK_MASTER的频率准确度等于信号CLKIN的频率准确度(因此例如等于
±
1％)。
[0018]尽管未示出，但是以本身已知的方式，比较级22可以包括用于从信号CLKIN生成参考信号的分频器，其中分频因子等于4，使得参考信号具有与本地信号LOC1相同的标称频率以及与信号CLKIN相同的频率准确度。此外，比较级22生成比较信号(未示出)，该比较信号指示本地信号LOC1的频率与参考信号的频率之间的差异；该比较信号被生成在比较级22的第一输出上，使得它控制本地振荡器21。
[0019]在实践中，本地振荡器21和比较级22形成锁频环；然后信号MAIN_CLK_MASTER的频率被锁定到信号CLKIN的频率。
[0020]在下文中，信号MAIN_CLK_MASTER的频率被称为频率f0。
[0021]输出级23接收信号MAIN_CLK_MASTER，并且生成信号TIMEBASE_MASTER，其示例如图2所示。此外，输出级23生成多个相应时钟信号；例如输出级23生成三个时钟信号，分别用REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER来指示(示例如图2所示)；信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER被供应在第一集成电子设备2的相应引脚(未示出)上。
[0022]具体地，信号TIMEBASE_MASTER具有频率f
SW
，该频率f
SW
等于频率f0除以整数K；例如在本描述中，假设K＝8，因此信号TIMEBASE_MASTER的频率f
SW
等于2MHz。此外，信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER具有与信号TIMEBASE_MASTER相同的频率f
SW
，并且相对于TIMEBASE_MASTER在时间上偏移，其中相移等于周期1/f0的倍数。
[0023]仅通过示例，在图2所示的示例中，信号REG1_CLK_MASTER在时间上与信号TIMEBASE_MASTER对准，而信号REG2_CLK_MASTER和REG3_CLK_MASTER相对于信号TIMEBASE_MASTER滞后，滞后分别等于1/
f0
和2/f0；此外，再次通过示例，假设信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER具有等于50％的占空比，而信号TIMEBASE_MASTER具有等于87.5％的占空比。
[0024]更详细地，为了生成信号TIMEBASE_MASTER以及信号REG1_CLK_MASTER、REG2_CLK_MASTER和REG3_CLK_MASTER，输出级23实现读取级98和计数器99，该计数器99的(整数)值被包括在0与K
‑
1之间，并且在信号MAIN_CLK_MASTER的每个上升沿被增加一个单位(一旦值K
‑
1被达到，计数就从零重新开始)；此外，输出级23生成信号COUNT_MASTER(如图3所示)，该信
号在任何时刻都指示计数器99的值。
[0025]在使用中，读取级98在信号MAIN_CLK_MASTER的每个上升沿读取计数器99。此外，例如每当读取级98读取到计数器99已经假设值1时，信号TIMEBASE_MASTER的上升沿(出于下面解释的原因，该上升沿用F
UP
和对应顶点来指示)被生成；该读数相对于计数器99已经实际假设值1的时刻而出现，滞后等于信号MAIN_C本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种定时系统，包括：主定时设备，包括：主振荡器级，被配置为：接收参考信号；以及生成与所述参考信号锁频的第一主时钟信号；主定时级，包括主计数器，所述主计数器被配置为以取决于所述第一主时钟信号的定时来更新值，所述主定时级被配置为生成脉冲类型的第一本地时钟信号，所述第一本地时钟信号的脉冲的定时能够由所述主计数器控制；以及主同步级，被配置为生成与所述第一本地时钟信号同步的同步信号，其中所述同步信号包括针对所述第一本地时钟信号的由多个(N个)脉冲形成的每个连续脉冲组的对应脉冲；以及从定时设备，包括：从振荡器级，被配置为：接收所述参考信号；以及生成与所述参考信号锁频的第二主时钟信号；从定时级，包括从计数器，所述从计数器被配置为以取决于所述第二主时钟信号的定时来更新值，所述从定时级被配置为生成脉冲类型的第二本地时钟信号，所述第二本地时钟信号的所述脉冲的定时能够由所述从计数器控制；以及从同步级，被配置为：以取决于所述同步信号的定时，读取所述从计数器的所述值；将读取的所述值与预期值进行比较；根据比较的结果，调谐所述从计数器的所述值，以锁相所述第一本地时钟信号和所述第二本地时钟信号。2.根据权利要求1所述的定时系统，其中所述第一主时钟信号和所述第二主时钟信号是脉冲类型的，其中所述主定时级被配置为：在所述第一主时钟信号的每个脉冲处，更新所述主计数器的所述值，其中所述从定时级被配置为：在所述第二主时钟信号的每个脉冲处，更新所述从计数器的所述值，并且其中所述从同步级还被配置为：基于所述比较的所述结果来检测所述从计数器相对于所述预期值是滞后还是提前，或者所述从计数器是否具有等于所述预期值的值。3.根据权利要求2所述的定时系统，其中所述从同步级还被配置为：控制所述从定时级，以在所述从计数器滞后时暂时地加速所述从计数器的所述更新；控制所述从定时级，以在所述从计数器提前时暂时地减速所述从计数器的所述更新；以及控制所述从定时级，使得当所述从计数器具有等于所述预期值的值时，所述从定时级在所述第二主时钟信号的每个脉冲处继续更新所述从计数器的所述值。4.根据权利要求2所述的定时系统，其中所述从定时级被配置为更新所述从计数器，使得所述从计数器迭代地假设一系列
预定数量的值，并且其中所述从同步级被配置为：控制所述从定时级，使得在所述从计数器滞后时，所述从计数器的所述更新跳过一系列值中的值；以及控制所述从定时级，以在所述从计数器提前时，禁止所述从计数器针对所述第二主时钟信号的脉冲的所述更新。5.根据权利要求1所述的定时系统，其中所述主定时级被配置为：当所述主计数器分别假设第一阈值和第二阈值时，生成所述第一本地时钟信号的上升沿和下降沿，其中所述主同步级被配置为：生成所述同步信号的每个脉冲，使得所述同步信号的每个脉冲在时间上与所述第一本地时钟信号的对应连续脉冲组中的脉冲的对应边沿相距所述第一主时钟信号的整数脉冲数量。6.根据权利要求5所述的定时系统，其中所述主同步级被配置为接收第一配置信号，所述第一配置信号指示所述第一本地时钟信号与所述第二本地时钟信号之间的期望滞后，并且其中所述第一主时钟信号的所述整数脉冲数量是所述期望滞后的函数。7.根据权利要求1所述的定时系统，其中所述从定时设备还包括重新同步级，被配置为从所述同步信号生成具有与所述第二主时钟信号同步的边沿的重新同步信号，并且其中所述从同步级被配置为使得所述从计数器的读取的定时取决于所述重新同步信号。8.根据权利要求7所述的定时系统，其中所述重新同步级包括串联连接、并且由所述第二主时钟信号定时的多个触发器。9.根据权利要求1所述的定时系统，其中所述主同步级被配置为接收第二配置信号，所述第二配置信号指示形成所述第一本地时钟信号的所述连续脉冲组的脉冲数量(N)。10.根据权利要求1所述的定时系统，还包括微控制器，被配置为生成所述参考信号。11.根据权利要求1所述的定时系统，其中所述主定时级还被配置为生成多个主驱动信号，所述多个主驱动信...

【专利技术属性】
技术研发人员：L，
申请(专利权)人：意法半导体股份有限公司，
类型：发明
国别省市：