用于加速在图形环境中执行安全散列算法2(SHA-2)工作负载的融合指令制造技术

公开了用于促进用于加速在图形环境中执行安全散列算法2(SHA

【技术实现步骤摘要】
用于加速在图形环境中执行安全散列算法2(SHA
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2)工作负载的融合指令


[0001]本文档总体上关于数据处理，并且更具体地关于经由通用图形处理单元进行的数据处理。

技术介绍

[0002]当前的并行图形数据处理包括被开发成对图形数据执行特定操作的系统和方法，这些特定操作诸如例如，线性内插、曲面细分、栅格化、纹理映射、深度测试等。传统意义上而言，图形处理器使用固定功能计算单元来处理图形数据。然而，更最近地，已使图形处理器的多个部分可编程，使得此类处理器能够支持更广泛种类的操作以处理顶点数据和片段数据。
[0003]为了进一步提升性能，图形处理器典型地实现诸如流水线化的处理技术，这些处理技术尝试贯穿图形流水线的不同部分并行地处理尽可能多的图形数据。具有单指令多线程(SIMT)架构的并行图形处理器被设计成使图形流水线中的并行处理的量最大化。在SIMT架构中，成组的并行线程尝试尽可能频繁地一起同步地执行程序指令以提高处理效率。可以在Shane Cook的《CUDA编程(CUDA Programming)》第三章，第37
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51页(2013年)中找到用于SIMT架构的软件和硬件的总体概述。
[0004]并行渲染图形架构被用于执行和/或加速密码散列算法。SHA是在常用的常见密码算法中的许多密码算法中采用的密码散列算法族。SHA的一些使用包括数据完整性、消息认证和数字签名。SHA算法族的一个子集是SHA
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2，其包括SHA
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256和SHAr/>‑
512散列算法。
[0005]SHA 256和SHA
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512算法利用许多操作，诸如，在图形处理器中的整数流水线上操作的循环移位/移位、布尔函数和加法操作。这些操作使用分立的指令来执行。这些分立的指令增加了图形处理器中的寄存器(GRF)读取/写入带宽和总吞吐量。用于提供密码和安全散列算法的常规方式利用大量这些分立的指令，这增加了图形处理器中的寄存器读取/写入带宽和总吞吐量。
附图说明
[0006]因此，为了可详细地理解实施例的特征的方式，可参照实施例进行对上文简要概述的实施例的更特定的描述，在所附附图中图示实施例中的一些。然而，要注意，所附附图仅图示典型实施例，并且因此不应视为限制实施例的范围。
[0007]图1是图示配置成用于实现本文中描述的实施例的一个或多个方面的计算机系统的框图；
[0008]图2A
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图2D图示并行处理器部件；
[0009]图3A
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图3C是图形多处理器和基于多处理器的GPU的框图；
[0010]图4A
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图4F图示在其中多个GPU通信地耦合至多个多核处理器的示例架构；
[0011]图5图示图形处理流水线；
[0012]图6图示机器学习软件栈；
[0013]图7图示通用图形处理单元；
[0014]图8图示多GPU计算系统；
[0015]图9A
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图9B图示示例深度神经网络的层；
[0016]图10图示示例循环神经网络；
[0017]图11图示深度神经网络的训练和部署；
[0018]图12A是图示分布式学习的框图；
[0019]图12B是图示可编程网络接口和数据处理单元的框图；
[0020]图13图示适于使用经训练的模型执行推断的示例推断芯片上系统(SOC)；
[0021]图14是处理系统的框图；
[0022]图15A
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图15C图示计算系统和图形处理器；
[0023]图16A
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图16C图示附加的图形处理器和计算加速器架构的框图；
[0024]图17是图形处理器的图形处理引擎的框图；
[0025]图18A
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图18B图示包括在图形处理器核中采用的处理元件的阵列的线程执行逻辑；
[0026]图19图示附加的执行单元；
[0027]图20是图示图形处理器指令格式的框图；
[0028]图21是附加的图形处理器架构的框图；
[0029]图22A
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图22B图示图形处理器命令格式和命令序列；
[0030]图23图示用于数据处理系统的示例图形软件架构；
[0031]图24A是图示IP核开发系统的框图；
[0032]图24B图示集成电路封装组件的横截面侧视图；
[0033]图24C图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片(例如，基础管芯)；
[0034]图24D图示包括可互换小芯片的封装组件；
[0035]图25是图示示例芯片上系统集成电路的框图；
[0036]图26A
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图26B是图示用于在SoC内使用的示例图形处理器的框图；
[0037]图27是图示根据实施例的示例集成电路图形处理器的框图，该示例集成电路图形处理器具有用于提供用于加速在图形环境中执行安全散列算法2(SHA
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2)的融合指令的执行资源；
[0038]图28描绘根据本文中的实现方式的定义融合SHA指令的示例子函数的表；
[0039]图29A图示根据本文中描述的实施例的可由处理单元执行的指令的集合；
[0040]图29B图示根据实施例的程序代码编译过程；
[0041]图30是图示用于执行指令来执行融合操作以加速在图形环境中执行SHA
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2的方法的实施例的流程图；
[0042]图31是图示用于实现用于加速在图形环境中执行SHA
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2的融合指令的方法的实施例的流程图。
具体实施方式
[0043]实现方式涉及用于加速在图形环境中(诸如，在图形处理单元(GPU)中)执行安全散列算法2(SHA
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2)的融合指令。
[0044]图形处理单元(GPU)通信地耦合至主机/处理器核以加速例如图形操作、机器学习操作、模式分析操作、和/或各种通用GPU(GPGPU)功能。GPU可通过总线或另一互连(例如，诸如PCIe或NVLink之类的高速互连)通信地耦合至主机处理器/核。替代地，GPU可集成在与核相同的封装或芯片上，并且通过内部处理器总线/互连(即，在封装或芯片内部)通信地耦合至核。无论GPU被连接所采取的方式如何，处理器核都可将工作以工作描述符中所包含的命令/指令序列的形式分配给GPU。GPU随后使用专用电路/逻辑来高效地处理这些命令/指令。
[0045]在以下描述中，陈述了众多特定细节以提供更透彻的理解。然而，对于本领域的技术人员能够显而易见的是，可以在没有这些特定细节中的一个或多个细节的情况下实践本文中描述的实施例。在其他实例中，未描述公知的特征以免混淆当前实施例的细节。系统概览
[0046]图1是图示配置成用于实现本文中描述的实施例的一本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种处理器，包括：处理资源，包括执行电路，所述执行电路用于：接收融合安全散列算法SHA指令，所述融合SHA指令标识长度和函数控制，所述长度与所述融合SHA指令的数据尺寸对应，所述函数控制标识所述融合SHA指令的操作类型；基于对所述融合SHA指令解码，使由所述长度和所述函数控制标识的子函数被调度到所述执行资源的整数流水线；以及在所述执行电路的整数流水线中执行所述融合SHA指令的所述子函数，所述子函数用于对所述融合SHA指令的源操作数执行合并的操作，所述合并的操作包括循环移位操作、移位操作和xor操作。2.如权利要求1所述的处理器，其中，所述融合SHA指令的所述合并的操作执行SHA
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2算法的消息调度组成部分。3.如权利要求1所述的处理器，其中，所述融合SHA指令的所述合并的操作执行SHA
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2算法的压缩组成部分。4.如权利要求1所述的处理器，其中，所述执行电路的所述整数流水线包括：布线，用于实现所述子函数的所述合并的操作中的所述循环移位操作和所述移位操作；以及xor电路，用于实现所述xor操作。5.如权利要求1所述的处理器，其中，所述长度与包括256位或512位中的至少一项的数据尺寸对应。6.如权利要求1所述的处理器，其中，所述操作类型包括消息调度操作或压缩操作中的至少一项。7.如权利要求1所述的处理器，其中，所述融合SHA指令标识包括所述源操作数的单个源操作数。8.如权利要求1所述的处理器，其中，所述处理器包括图形处理单元GPU。9.如权利要求1所述的处理器，其中，所述处理器是单指令多数据SIMD机器或单指令多线程SIMT机器中的至少一个。10.一种方法，包括：由图形处理器的执行资源接收融合安全散列算法SHA指令，所述融合SHA指令标识长度和函数控制，所述长度与所述融合SHA指令的数据尺寸对应，所述函数控制标识所述融合SHA指令的操作类型；基于对所述融合SHA指令解码，由所述执行资源使由所述长度和所述函数控制标识的子函数被调度到所述执行资源的整数流水线；以及由所述执行资源的执行电路在所述执行电路的整数流水线中执行所述融合SHA指令的所述子函数，所述子函数用于对所述融合SHA指令的源操作数执行合并的操作，所述合并的操作包括循环移位操作、移位操作和xor操作。11.如权利要求10所述的方法，其中，所述融合SHA指令的所述合并的操作执行SHA
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2算法的消息调度组成部分。12.如权利要求10所述的方法，其中，所述融合SHA指令的所述合并的操作执行SHA
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2算法的压缩组成部分。
13.如权利要求10所述的方法，其中，所述执行电路的所述整数流水线包括：布线，用于实现所述子函数的所述合并的操作中的所述循环移位操作和所述移位操作；以及xor电路，用于实现所述xor操作。14.如权利要求10所述的方法，其中，所述长度与包括256位或512位中的至少一项的数据尺寸对应。15.如权利要求10所述的方法，其中，所述操作类型包括消...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：