【技术实现步骤摘要】
两单元级联逆变器混合调制方法
[0001]本专利技术涉及级联多电平逆变器控制
,尤其涉及一种两单元级联逆变器混合调制方法。
技术介绍
[0002]多电平逆变器使用低耐压开关器件即可实现高压输出,电压变化率dV/dt小、输出电压电平数多,具有效率高、电磁干扰低以及输出电压谐波特性好等优点,可应用于中大型光伏并网系统场合。相对于钳位式多电平逆变器(包括二极管钳位式、飞跨电容式多电平逆变器),H桥级联型多电平逆变器不使用钳位二极管及钳位电容,因此不存在复杂的电容电压均衡问题;同时,每个H桥功率单元可独立控制,在输出电平数相同的情况下,H桥级联型多电平逆变器所需功率器件最少,易于实现模块化,便于拓展。
[0003]H桥级联型多电平逆变器采用三角载波移相控制时,各单元功率开关管都处于高频工作状态,并且各单元中每个桥臂上下开关管驱动信号存在180
°
的相位差,这会导致出现以下两个问题:1)系统存在严重的开关损耗;2)开关信号中死区时间的加入引起输出电压谐波含量增大。
技术实现思路
[0004]本专利技术要解决的技术问题是,克服两单元H桥级联型多电平逆变器严重的开关损耗以及死区效应引起输出电压波形畸变。
[0005]为解决技术问题,本专利技术的解决方案是:提供一种能够减少高频工作开关管并能降低输出电压THD的两单元级联逆变器混合调制方法,主电路由两个功率单元级联而成,每个功率单元中电压值为E的直流电源两端跨接两个半桥,各半桥由两个带反并联二极管的全控开关管串联而成。在一个调制 ...
【技术保护点】
【技术特征摘要】
1.一种两单元级联逆变器混合调制方法,其特征在于,功率单元1直流母线两端跨接电压值为E的直流电源、半桥L
11
与半桥L
12
,功率单元2直流母线两端跨接电压值为E的直流电源、半桥L
21
与半桥L
22
;带反并联二极管D
11
的全控开关管K
11
与带反并联二极管D
12
的全控开关管K
12
串联构成半桥L
11
,带反并联二极管D
13
的全控开关管K
13
与带反并联二极管D
14
的全控开关管K
14
串联构成半桥L
12
;带反并联二极管D
21
的全控开关管K
21
与带反并联二极管D
22
的全控开关管K
22
串联构成半桥L
21
,带反并联二极管D
23
的全控开关管K
23
与带反并联二极管D
24
的全控开关管K
24
串联构成半桥L
22
:半桥L
12
中点B1与半桥L
21
中点A2相连,半桥L
11
中点A1与半桥L
22
中点B2两端电压作为逆变器输出电压;两单元级联逆变器的控制任务由MCU与FPGA共同完成,FPGA引脚与MCU信号输出引脚相连;在第j个载波周期内MCU控制任务的实现过程包括以下步骤:(1)载波周期值到来,采集输出电流,获得采样值i
o
[j];(2)若当前载波周期内调制波V
m
[j]≥0且上一个载波周期内调制波V
m
[j
‑
1]<0,则计数变量num增1;(3)若num>3,则num清零;(4)若V
m
[j]≥0时信号IO1为高电平,否则信号IO1为低电平,信号IO1由MCU引脚输出;(5)若i
o
[j]≥0时信号IO2为高电平,否则信号IO2为低电平,信号IO2由MCU引脚输出;(6)若num=0则信号IO3为高电平且信号IO4为高电平,若num=1则信号IO3为高电平且信号IO4为低电平,若num=2则信号IO3为低电平且信号IO4为高电平,若num=3则信号IO3为低电平且信号IO4为低电平,信号IO3与信号IO4由MCU引脚输出;(7)当调制波V
m
[j]>E则信号PWM1为高电平且信号PWM2为低电平,当调制波
‑
E≤V
m
[j]≤E则信号PWM1为低电平且信号PWM2为高电平,当调制波V
m
[j]<
‑
E则信号PWM1为低电平且信号PWM2为低电平,信号PWM1与信号PWM2由MCU引脚输出;(8)当调制波V
m
[j]>E时,(V
m
[j]
‑
E)*0.5与三角载波比较后获得逻辑信号m1,(V
m
[j]
‑
E)*(
‑
0.5)与三角载波比较后获得逻辑信号m2,信号m1与信号m2由MCU引脚输出;(9)当调制波
‑
E≤V
m
[j]≤E时,V
m
[j]*0.5与三角载波比较后获得逻辑信号m1,V
m
[j]*(
‑
0.5)与三角载波比较后获得逻辑信号m2,信号m1与信号m2由MCU引脚输出;(10)当调制波V
m
[j]<
‑
E时,(V
m
[j]+E)*0.5与三角载波比较后获得逻辑信号m1,(V
m
[j]+E)*(
‑
0.5)与三角载波比较后获得逻辑信号m2,信号m1与信号m2由MCU引脚输出。2.一种基于权利要求1所述的两单元级联逆变器混合调制方法,其特征在于,所述FPGA完成的控制任务为,FPGA获得MCU输入信号IO1、IO2、IO3、IO4、PWM1、PWM2、m1与m2后,对信号m1与m2做异或逻辑操作后获得信号M,对信号M做取反逻辑操作后获得信号N,FPGA根据信号IO1、IO2、IO3、IO4、PWM1、PWM2、M与N并行输出各全控开关管驱动信号,具体约束规则如下:(1)当IO3=1且IO4=1时,若IO1=1且IO2=1则K
11
驱动信号M且与K
14
驱动信号为高电平且K
12
与K
13
驱动信号为信号低电平,若IO1=1且IO2=0则K
11
驱动信号为信号N且K
12
、K
13
与K
14
驱动信号为信号低电平,若IO1=0且IO2=1则K
12
驱动信号为信号N且K
11
、K
13
与K
14
驱动信号为信号低电平,若IO1=0且IO2=0则K
12
驱动信号为信号M且K
13
驱动信号为高电平且K
11
与K
14
驱动信号为信号低电平;(2)当IO3=1且IO4=0时,若IO1=1且IO2=1则K
14
驱动信号M且与K
11
驱动信号为高电平且K
12
与K
13
驱动信号为信号低电平,若IO1=1且IO2=0则K
14
驱动信号为信号N且K
12
、K
13
与K
14
驱动信号为信号低电平,若IO1=0且IO2=1则K
13
驱动信号为信号N且K
11
、K
12
与K
14
驱动信号为信号低电平,若IO1=0且IO2=0则K
13
驱动信号为信号M且K
12
驱动信号为高电平且K
11
与K
14
驱动信号为信号低电平;(3)当IO3=0且IO4=1时,若PWM1=1且PWM2=0且IO2=1则K
11
与K
14
驱动信号为高电平且K
12
与K
13
驱动信号为信号低电平,若PWM1=1且PWM2=0且IO2=0则K
11
、K
12
、K
13
与K
14
驱动信号为信号低电平,若PWM1=0且PWM2=1且IO2=1则K
14
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