兼容开漏和推挽模式的接口电路及其控制方法及IC芯片技术

本发明专利技术公开了兼容开漏和推挽模式的接口电路及其控制方法及IC芯片，接口电路包括上拉PMOS管、下拉NMOS管、电压隔离开关、控制及驱动电路，本发明专利技术在上拉PMOS管和芯片接口之间设置电压隔离开关，在推挽模式时电压隔离开关处于透过电压的状态，利用上拉PMOS管和下拉NMOS管共同实现推挽输出，在开漏模式时电压隔离开关处于隔离电压的状态，防止外部较高的电压通过PMOS的N阱向芯片漏电，利用下拉NMOS管和上拉电阻实现开漏输出，如此，本发明专利技术可以完全兼容开漏和推挽模式。开漏和推挽模式。开漏和推挽模式。

【技术实现步骤摘要】
兼容开漏和推挽模式的接口电路及其控制方法及IC芯片


[0001]本专利技术涉及IC领域，尤其涉及一种兼容开漏和推挽模式的接口电路及IC芯片。

技术介绍

[0002]IC通常以开漏和推挽模式作为输出接口方案：
[0003]如图1所示，为传统开漏模式输出接口，芯片内部通常为一下拉nmos，上拉电阻res可以片内集成，也可以外接。此方案有结构简单的优点，并且当外接上拉电阻res时，外部上拉电压Vext的选择比较灵活、独立(可等于、低于或者高于芯片供电电压)。由于开启下拉nmos时，存在电源到地的导通电流，有功耗高的缺点，大多应用于中、低速场合。
[0004]如图2所示，为传统推挽模式输出接口，相比传统开漏模式输出接口，片内增加了一上拉pmos。为了兼容开漏模式，通常独立控制nmos和pmos。工作于推挽模式时，类似于cmos反相器，仅在状态切换瞬间产生功耗，有高速和低功耗的优势。工作于开漏模式时，通常关闭pmos，由于pmos的N阱(N
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well)通常连接芯片的IO供电电压Vddio，为了防止体二极管正偏导通，外部上拉电压Vext应低于Vddio+Vdiode(二极管导通电压)，安全起见，Vext通常不会超过Vddio，所以外部上拉电压的选择受到了一定限制，使得推挽模式不能完全兼容开漏模式而应用受限。

技术实现思路

[0005]本专利技术要解决的技术问题在于，针对现有技术的上述接口电路的推挽模式不能完全兼容开漏模式的缺陷，提供一种完全兼容开漏和推挽模式的接口电路及其控制方法及IC芯片。
[0006]本专利技术解决其技术问题所采用的技术方案是：构造一种兼容开漏和推挽模式的接口电路，应用于IC芯片，所述接口电路包括上拉PMOS管、下拉NMOS管、电压隔离开关、控制及驱动电路；所述上拉PMOS管的源极和N阱连接芯片IO电压、漏极经由所述电压隔离开关连接芯片接口，所述下拉NMOS管的漏极连接所述芯片接口，所述下拉NMOS管的源极和P型衬底接地，所述控制及驱动电路分别连接所述上拉PMOS管的栅极、下拉NMOS管的栅极以及电压隔离开关的控制端；所述控制及驱动电路用于在所述芯片接口工作于推挽模式时控制所述电压隔离开关处于透过电压的状态，并利用所述上拉PMOS管和下拉NMOS管共同实现推挽输出，以及在所述芯片接口工作于开漏模式时控制所述电压隔离开关处于隔离电压的状态，并利用所述下拉NMOS管和上拉电阻实现开漏输出。
[0007]优选地，在所述芯片接口工作于推挽模式时，所述芯片接口输出的高和低电平分别为芯片IO电压和0；在所述芯片接口工作于开漏模式时,所述芯片接口经由上拉电阻连接外部电源电压，所述上拉PMOS管处于关闭状态，在所述下拉NMOS管和所述上拉电阻的作用下，所述芯片接口输出的高和低电平分别为外部电源电压和0。
[0008]优选地，所述电压隔离开关采用耗尽型NMOS管，所述耗尽型NMOS管的P型衬底接地，所述耗尽型NMOS管的源极连接所述芯片接口、漏极连接所述上拉PMOS管的漏极、栅极连
接所述控制及驱动电路。
[0009]优选地，所述控制及驱动电路包括控制电路、正相驱动器、第一反相驱动器、第二反相驱动器，所述控制电路经由所述第一反相驱动器连接所述上拉PMOS管的栅极、经由所述第二反相驱动器连接所述下拉NMOS管的栅极、经由所述正相驱动器连接所述耗尽型NMOS管的栅极。
[0010]本专利技术另一方面构造了一种IC芯片，包括如前任一项所述的兼容开漏和推挽模式的接口电路。
[0011]本专利技术另一方面构造了一种兼容开漏和推挽模式的接口电路的控制方法，基于如前任一项所述的兼容开漏和推挽模式的接口电路实现，所述方法包括：
[0012]在所述芯片接口工作于推挽模式时控制所述电压隔离开关处于透过电压的状态，并利用所述上拉PMOS管和下拉NMOS管共同实现推挽输出；
[0013]在所述芯片接口工作于开漏模式时控制所述电压隔离开关处于隔离电压的状态，并利用所述下拉NMOS管和上拉电阻实现开漏输出。
[0014]本专利技术的兼容开漏和推挽模式的接口电路及其控制方法及IC芯片，具有以下有益效果：本专利技术在上拉PMOS管和芯片接口之间设置电压隔离开关，在推挽模式时电压隔离开关处于透过电压的状态，利用上拉PMOS管和下拉NMOS管共同实现推挽输出，在开漏模式时电压隔离开关处于隔离电压的状态，利用下拉NMOS管和上拉电阻实现开漏输出，如此，本专利技术可以完全兼容开漏和推挽模式。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图：
[0016]图1是开漏模式接口电路的原理图；
[0017]图2是推挽模式接口电路的原理图；
[0018]图3是本专利技术兼容开漏和推挽模式的接口电路的结构示意图；
[0019]图4是本专利技术兼容开漏和推挽模式的接口电路实现开漏和推挽模式的原理图；
[0020]图5是电压隔离开关采用耗尽型NMOS管实现开漏和推挽模式的原理图。
具体实施方式
[0021]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的典型实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。
[0022]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本说明书中使用的“第一”、“第二”等包含序数的术语可用于说明各种构成要素，但是这些构成要素不受这些术语的限定。使用这些术语的目的仅在于将一个构成要素区别于其他构成要素。例如，在不脱离本专利技术的权利范围的
前提下，第一构成要素可被命名为第二构成要素，类似地，第二构成要素也可以被命名为第一构成要素。本文所述“相连”或“连接”，不仅仅包括将两个实体直接相连，也包括通过具有有益改善效果的其他实体间接相连。
[0023]本专利技术总的思路是：在上拉PMOS管和芯片接口之间设置电压隔离开关，在推挽模式时电压隔离开关处于透过电压的状态，利用上拉PMOS管和下拉NMOS管共同实现推挽输出，在开漏模式时电压隔离开关处于隔离电压的状态，利用下拉NMOS管和上拉电阻实现开漏输出，如此，可以完全兼容开漏和推挽模式。
[0024]为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明，应当理解本专利技术实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本专利技术实施例以及实施例中的技术特征可以相互组合。
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【技术保护点】

【技术特征摘要】
1.一种兼容开漏和推挽模式的接口电路，应用于IC芯片，其特征在于，所述接口电路包括上拉PMOS管、下拉NMOS管、电压隔离开关、控制及驱动电路；所述上拉PMOS管的源极和N阱连接芯片IO电压、漏极经由所述电压隔离开关连接芯片接口，所述下拉NMOS管的漏极连接所述芯片接口，所述下拉NMOS管的源极和P型衬底接地，所述控制及驱动电路分别连接所述上拉PMOS管的栅极、下拉NMOS管的栅极以及电压隔离开关的控制端；所述控制及驱动电路用于在所述芯片接口工作于推挽模式时控制所述电压隔离开关处于透过电压的状态，并利用所述上拉PMOS管和下拉NMOS管共同实现推挽输出，以及在所述芯片接口工作于开漏模式时控制所述电压隔离开关处于隔离电压的状态，并利用所述下拉NMOS管和所述芯片接口所连接的上拉电阻实现开漏输出。2.根据权利要求1所述的兼容开漏和推挽模式的接口电路，其特征在于，所述上拉电阻集成在所述芯片内或者外挂于所述芯片外。3.根据权利要求1所述的兼容开漏和推挽模式的接口电路，其特征在于，在所述芯片接口工作于推挽模式时，所述芯片接口输出的高和低电平分别为芯片IO电压和0；在所述芯片接口工作于开漏模式时,所述芯片接口经由上拉电阻连接外部电源电压，所述上拉PMOS管处于关闭状态，在所述下拉NMOS管和所述上拉电阻的作用下，所述芯片接...

【专利技术属性】
技术研发人员：刘桂云，王小康，
申请(专利权)人：辉芒微电子深圳股份有限公司，
类型：发明
国别省市：