本发明专利技术揭示一种接口变换器，该接口变换器包括第一时钟产生器、组合电路以及第二时钟产生器。该第一时钟产生器根据输入时钟信号产生中介时钟信号。该输入时钟信号的上升边缘在该中介时钟信号的上升边缘之前，并且该中介时钟信号的下降边缘在该输入时钟信号的下降边缘之前。该组合电路通过延迟该中介时钟信号，来产生遮罩时钟信号。该第二时钟产生器根据该输入时钟信号和该遮罩时钟信号，产生变换时钟信号。该变换时钟信号在该输入时钟信号的一周期之内具有两脉冲。之内具有两脉冲。之内具有两脉冲。
【技术实现步骤摘要】
接口变换器和伪多端口存储装置
[0001]相关申请的交叉引用
[0002]本申请案主张2021/07/02申请的美国临时申请案第63/217,887号及2021/10/14申请的美国正式申请案第17/501,997号的优先权及益处，该美国临时申请案及正式申请案的内容以全文引用的方式并入本文中。
[0003]本专利技术是关于一种接口变换器，尤其是关于一种将单端口存储装置变换为伪双端口存储装置的接口变换器。
技术介绍
[0004]静态随机存取存储器(SRAM)是一种挥发性存储器，提供简单且快速的数据存取模式。与动态随机存取存储器(DRAM)单元相比，SRAM单元可使用锁存器来存储数据，因此无需刷新处理并且装置待命时功耗较低。然而，DRAM单元可由单个晶体管来实现，但是SRAM单元可能包括更多晶体管，因此需要更大的面积。
[0005]此外，为了提高SRAM的访问速度，已开发出双端口(two
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port)SRAM单元，可以在一个系统时钟周期内提供二读、二写或一读一写操作。然而，双端口SRAM单元比单端口SRAM单元需要更多的晶体管，随着存储器需求的增加，双端口SRAM单元在系统中占据越来越大的面积。因此，开发一种在不过度增加SRAM单元占用面积的情况下提高访问速度的方法成为需要解决的重要问题。
技术实现思路
[0006]本专利技术的一实施例提供一种接口变换器，接口变换器包括第一时钟产生器、组合电路及第二时钟产生器。该第一时钟产生器设置成至少根据输入时钟信号产生中介时钟信号，其中该输入时钟信号的上升边缘在该中介时钟信号的上升边缘之前，并且该中介时钟信号的下降边缘在该输入时钟信号的下降边缘之前。该组合电路设置成通过至少延迟该中介时钟信号，来产生遮罩时钟信号。该第二时钟产生器设置成至少根据该输入时钟信号和该遮罩时钟信号，产生具有第一脉冲和第二脉冲的变换时钟信号，其中该第一脉冲和该第二脉冲发生在该输入时钟信号的一周期内。
[0007]本专利技术的另一实施例提供一种伪多端口存储装置，伪多端口存储装置包括该接口变换器及存储电路。该存储电路，其链接至该接口变换器，设置成根据该变换时钟信号进行读取操作和写入操作。
[0008]由于本专利技术实施例提供的接口变换器和伪多端口存储装置可在输入时钟信号的一个周期内产生具有双脉冲的变换时钟信号，从而使存储电路在输入时钟信号的每个周期内能够执行更多的操作。
附图说明
[0009]图1显示根据本专利技术一个实施例的伪多端口存储装置。
[0010]图2显示由图1中该伪多端口存储装置的接口变换器所处理的时钟信号的时序图。
[0011]图3显示根据本专利技术一个实施例的图1中伪多端口存储装置的第一时钟产生器。
[0012]图4显示由该第一时钟产生器接收和发送的信号时序图。
[0013]图5显示根据本专利技术一个实施例的图1中伪多端口存储装置的第二时钟产生器。
[0014]图6显示由该第二时钟产生器接收和发送的信号时序图。
[0015]图7显示根据本专利技术另一个实施例的伪多端口存储装置。
具体实施方式
[0016]以下的描述是与图式搭配，这些图式并入本说明书中而构成本说明书的一部分，并且例示本专利技术的实施例，但本专利技术并不限于这些实施例。此外，以下所述的实施例可经适当整合而成为另一个实施例。
[0017]“一个实施例”、“一实施例”、“示范实施例”、“其他实施例”、“另一个实施例”等所参照的是指该实施例包括特定功能、结构或特性，但是并非每个实施例都需要包括该特定功能、结构或特性。再者，在重复使用“在该实施例内”一词时，指的虽有可能是参考相同实施例，但并非必须是参考相同实施例。
[0018]为了使本专利技术可被完整地理解，以下说明中将提供详细的步骤和结构。显然，本专利技术的实施方式并不用以限定专业技术人士已知的特殊细节。另外，本专利技术对已知的结构和步骤不再做详细说明，以避免造成本专利技术非必要的限制。本专利技术的较佳实施例将于下面详细说明。然而，除了详细说明之外，本专利技术还可在其他实施例中广泛实现。本专利
并不受限于该等详细说明，而是由权利要求书所定义。
[0019]图1显示根据本专利技术一个实施例的伪多端口(pseudo multiport)存储装置10。伪多端口存储装置10包括接口变换器100和存储电路12。在一些实施例中，存储电路12可为寄存器堆(register file)或静态随机存取存储器(SRAM)，并且可包括多个单端口SRAM单元。
[0020]在本实施例中，当伪多端口存储装置10接收输入时钟信号CLK0时，接口变换器100可将输入时钟信号CLK0变换为具有较高频率的变换时钟信号CKI，使得存储电路12能够根据变换时钟信号CKI以更高的速度执行读取操作和写入操作。
[0021]图2显示由接口变换器100所处理的时钟信号的时序图。如图2所示，在输入时钟信号CLK0的一个周期T1期间内，变换时钟信号CKI可具有两个脉冲P1和P2。在这种情况下，虽然存储电路12是每次只能执行一个读取操作或一个写入操作的单端口存储电路12，但是存储电路12可在输入时钟信号CLK0的单一周期内执行两个操作，例如根据变换时钟信号CKI的两个脉冲P1和P2分别进行一个读取操作和一个写入操作。也就是说，接口变换器100可根据输入时钟信号CLK0产生更高频率的变换时钟信号CKI，使得存储电路12可在输入时钟信号CLK0的一个周期内连续进行两次操作。如此一来，伪多端口存储装置10便可具有类似于双端口存储装置的功能，而可作为一个伪双端口存储装置。
[0022]在本实施例中，伪多端口存储装置10在读写模式中操作时，可根据第一脉冲P1进行读取操作，并且根据第二脉冲P2进行写入操作。然而，伪多端口存储装置10也可在输入时钟信号CLK0的一个周期内仅执行单次操作。例如在读取模式下，存储装置10可根据第一脉
冲P1执行读取操作，并且在第二脉冲P2期间待命；在写入模式下操作时，存储装置10可根据第二脉冲P2执行写入操作，并且在第一脉冲P1期间待命。
[0023]如图1所示，接口变换器100包括第一时钟产生器110、组合电路120以及第二时钟产生器130。第一时钟产生器110可至少根据输入时钟信号CLK0产生中介时钟信号CLK1。在本实施例中，如图2所示，输入时钟信号CLK0的上升边缘RE0先于中介时钟信号CLK1的上升边缘RE1，另一方面，中介时钟信号CLK1的下降边缘FE1先于输入时钟信号CLK0的下降边缘FE0。
[0024]组合电路120可接收中介时钟信号CLK1，并根据中介时钟信号CLK1产生遮罩时钟信号CLK2。举例来说，组合电路120可包括一或多个延迟单元，以从中介时钟信号CLK1产生遮罩时钟信号CLK2。在一些实施例中，组合电路120另可包括斩波单元(chopping unit)，用于根据系统需求调整遮罩时钟信号CLK2的脉冲宽度。
[0025]第二时钟产生器130可至少根据输入时钟信号C本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种接口变换器，其特征在于，包括：第一时钟产生器，其设置成至少根据输入时钟信号产生中介时钟信号，其中该输入时钟信号的上升边缘在该中介时钟信号的上升边缘之前，并且该中介时钟信号的下降边缘在该输入时钟信号的下降边缘之前；组合电路，其通过至少延迟该中介时钟信号，来产生遮罩时钟信号；以及第二时钟产生器，其设置成至少根据该输入时钟信号和该遮罩时钟信号，产生具有第一脉冲和第二脉冲的变换时钟信号，其中该第一脉冲和该第二脉冲发生在该输入时钟信号的一周期内。2.根据权利要求1所述的接口变换器，其中该第一时钟产生器包括：第一锁存电路，其具有接收该输入时钟信号的时钟正端、接收第一重置信号的重置端以及输出该中介时钟信号的输出端；其中：该第一锁存电路设置成由该输入时钟信号的上升边缘触发，以产生该中介时钟信号的上升边缘；以及当该第一重置信号变为低电压时，该第一锁存电路进行重置并产生该中介时钟信号的下降边缘。3.根据权利要求2所述的接口变换器，其中该第一锁存电路另包括致能端，其设置成接收第一致能信号，其中该第一锁存电路另设置成当该第一致能信号处于高电压时，感测该输入时钟信号的上升边缘，并且当该第一致能信号处于低电压时，停止感测该输入时钟信号的上升边缘。4.根据权利要求3所述的接口变换器，其中该第一时钟产生器另包括第一逻辑电路，其设置成至少根据该输入时钟信号和该中介时钟信号产生该第一致能信号。5.根据权利要求2所述的接口变换器，其中该第一时钟产生器另包括第一延迟反相电路，其设置成通过延迟并且反相该中介时钟信号产生该第一重置信号。6.根据权利要求1所述的接口变换器，其中该第二时钟产生器包括：逻辑或电路，其设置成根据该输入时钟信号和该遮罩时钟信号产生组合时钟信号；以及第二锁存电路，其具有接收该组合时钟信号的时钟正端、接收第二重置信号的重置端以及输出该变换时钟信号的输出端；其中：该第二锁存电路设置成由对应于该输入时钟信号的该组合时钟信号的上升边缘触发，以产生该变换时钟信号的第一脉冲的上升边缘，并且由对应于该遮罩时钟信号的该组合时钟信号的上升边缘触发，以产生该变换时钟信号的第二脉冲的上升边缘；以及当该第二重置信号变为低电压时，该第二锁存电路进行重置而产生该变换时钟信号的下降边缘。7.根据权利要求6所述的接口变换器，其中该第二锁存电路另包括致能端，其设置成接收第二致能信号，其中该第二锁存电路另设置成当该第二致能信号处于高电压时，感测该组合时钟信号的上升边缘，并且当该第二致能信号处于低电压时，停止感测该组合时钟信号的上升边缘。
8.根据权利要求7所述的接口变换器，其中该第二时钟产生器另包括第二逻辑电路，其设置成至少根据该输入时钟信号和该变换时钟信号产生该第二致能信号。9.根据权利要求6所述的接口变换器，其中该第二时钟产生器另包括第...
【专利技术属性】
技术研发人员：黄毅函，邱志杰，
申请(专利权)人：英属维京群岛商烁星有限公司，
类型：发明
国别省市：
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