一种抗辐照的C2MOS触发器电路制造技术

本发明专利技术公开了一种抗辐照的C2MOS触发器电路，涉及集成电路技术领域，在主级的上拉电路上并联2个PMOS管即M2b、M4b。还在从级的M7上并联1个NMOS管即M7b，且在电路版图结构中，将M3和M7、M7b近距离排布。本发明专利技术一方面在电路连接结构上能够提高主级的上拉驱动能力，当CLK＝CLKB＝0，且此时D由1

【技术实现步骤摘要】
一种抗辐照的C2MOS触发器电路


[0001]本专利技术涉及集成电路
，尤其是一种抗辐照的C2MOS触发器电路。

技术介绍

[0002]C2MOS电路具有运行速度快、电路功耗低、对时钟重叠不敏感和电路简单等优点，广泛应用于雷达系统、信号处理等；C2MOS是一种动态存储电路，如图1所示，时钟信号CLK＝0，反相时钟信号CLKB＝1，主级处于求值态，从级处于保持态，中间节点X存储数据。时钟信号CLK＝1，反相时钟信号CLK＝0，主级处于保持态，从级处于求值态，X存储的数据得以输出到Q。
[0003]C2MOS电路最大的优点是对时钟重叠不敏感，由于时钟的反向信号与原始时钟之间通常存在延迟，使得时钟信号CLK和反相时钟信号CLKB两者会有交叠的区域。如图1所示，当时钟信号CLK和反相时钟信号CLKB发生0
‑
0重叠时，即CLK＝CLKB＝0，则M4、M8导通，M3、M7断开，若此时输入D由1
→
0，输入D的值会通过主级传输到节点X，使X由0
→
1，而由于M7断开，节点X的值不会通过从级传输到输出Q，从而Q得以保持；当时钟信号CLK和反相时钟信号CLKB发生1
‑
1重叠时，即CLK＝CLKB＝1，M4、M8断开，M3、M7导通，若此时D由0
→
1，同理，仅X会由1
→
0，而输出Q由于M8断开不受影响，输入D的保持时间足够情况下，重叠结束后输出Q也会继续保持。
[0004]但是，若M3受到粒子打击发生单粒子效应时，M3会瞬间开启。此时，若时钟信号CLK和反相时钟信号CLKB发生0
‑
0重叠时，如图2和3所示，由于M3会瞬间开启，主级下拉支路会导通，则可能导致节点X电位降低，从而使得M6和M8同时导通，导致输出Q电压被抬高。而此时钟信号CLK非上升沿阶段，输出Q应该保持原态不发生翻转。
[0005]针对M3受到单粒子打击发生单粒子效应的情况，传统C2MOS电路会发生输出翻转现象。

技术实现思路

[0006]为了克服上述现有技术中的缺陷，本专利技术提供一种抗辐照的C2MOS触发器电路，提高了传统C2MOS电路的抗辐照性能。
[0007]为实现上述目的，本专利技术采用以下技术方案，包括：
[0008]一种抗辐照的C2MOS触发器电路，包括主级和从级，主级和从级均由上拉电路和下拉电路连接构成，在主级的上拉电路上并联一个主级上拉加固电路；所述主级上拉加固电路包括依次连接的2个PMOS管，依次为M2b、M4b；
[0009]其中，M2b的源极与电压源VDD端连接，M2b的漏极与M4b的源极连接，M4b的漏极与主级的下拉电路连接，M2b的栅极与输入端D连接，M4b的栅极与时钟信号CLK连接；
[0010]主级的上拉电路和下拉电路与主级上拉加固电路三者连接后的节点作为节点X，节点X作为从级的输入。
[0011]优选的，主级的上拉电路包括依次连接的2个PMOS管，依次为M2、M4；主级的下拉电
路包括依次连接的2个NMOS管，依次为M3、M1；从级的上拉电路包括依次连接的2个PMOS管，依次为M6、M8；从级中的下拉电路包括依次连接的2个NMOS管，依次为M7、M5；
[0012]其中，M2和M1的栅极与输入端D连接，M2和M6的源极均与电压源VDD端连接，M2和M6的漏极分别对应的与M4和M8的源极连接，M1和M5的源极均接地，M1和M5的漏极分别对应的与M3和M7的源极连接，M4和M8的漏极分别对应的与M3和M7的漏极连接；将M3和M4的漏极连接后的节点作为节点X，节点X分别与M6和M5的栅极连接，将M8和M7的漏极连接后的节点与输出端Q连接；M4和M7的栅极与时钟信号CLK连接；M3和M8的栅极与反相时钟信号CLKB连接；
[0013]在从级的M7上并联一个1个NMOS管即M7b；所述M7b的漏极与M8和M7的漏极连接，且将M8、M7、M7b的漏极连接后的节点与输出端Q连接；在电路版图结构中，所述M3放置于M7和M7b之间，且靠近M7和M7b。
[0014]本专利技术还提供了一种抗辐照的C2MOS触发器电路，包括主级和从级，主级和从级均由上拉电路和下拉电路连接构成，其中，主级的上拉电路包括依次连接的2个PMOS管，依次为M2、M4；主级的下拉电路包括依次连接的2个NMOS管，依次为M3、M1；从级的上拉电路包括依次连接的2个PMOS管，依次为M6、M8；从级中的下拉电路包括依次连接的2个NMOS管，依次为M7、M5；
[0015]其中，M2和M1的栅极与触发器的输入端D连接，M2和M6的源极均与电压源VDD端连接，M2和M6的漏极分别对应的与M4和M8的源极连接，M1和M5的源极均接地，M1和M5的漏极分别对应的与M3和M7的源极连接，M4和M8的漏极分别对应的与M3和M7的漏极连接；将M3和M4的漏极连接后的节点作为节点X，节点X分别与M6和M5的栅极连接，将M8和M7的漏极连接后的节点与输出端Q连接；M4和M7的栅极与时钟信号CLK连接；M3和M8的栅极与反相时钟信号CLKB连接；
[0016]在从级的下拉电路的M7上并联一个1个NMOS管即M7b；所述M7b的漏极与M8和M7的漏极连接，且将M8、M7、M7b的漏极连接后的节点与输出端Q连接；在电路版图结构中，所述M3放置于M7和M7b之间，且靠近M7和M7b。
[0017]本专利技术的优点在于：
[0018](1)本专利技术的电路连接结构上，在主级上拉电路另外并联一个主级上拉加固电路，提高主级的上拉驱动能力。当时钟信号CLK和反相时钟信号CLKB发生0
‑
0重叠时，且此时输入D由1
→
0，尽管M3受到单粒子打击是使得节点X电平下降，但由于上拉支路的驱动能力比加固前更强，因此节点X的下降幅度会更低，更倾向于维持高电平，从而避免节点X翻转和输出Q翻转。
[0019](2)本专利技术的电路连接结构上，在从级下拉电路的M7上并联一个NMOS管即M7b，且在电路版图结构中，将M3和M7、M7b近距离排布，当时钟信号CLK和反相时钟信号CLKB发生0
‑
0重叠时，且此时输入D由1
→
0，尽管M3受到单粒子打击时产生电子空穴对，但由于M3和M7、M7b之间距离很近，电荷共享效应会使得M7和M7b同时吸收电子，产生导通的效果，使得输出节点Q的电位下降，电荷共享导致的输出Q电位下降可以部分抵消从级上拉电路导通所导致的输出Q电位上升，有利于输出Q维持原值而不发生翻转。
附图说明
[0020]图1为传统C2MOS电路的原理图。
[0021]图2为0
‑
0重叠时M3受到单粒子打击后的传统C2MOS电路原理图。
[0022]图3为0
‑
0重叠时M3受到单粒子打击后的传统C2MOS电路的波形图。
[0023]图4为本专利技术的一种抗辐照的C2MOS触本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗辐照的C2MOS触发器电路，包括主级和从级，主级和从级均由上拉电路和下拉电路连接构成，其特征在于，在主级的上拉电路上并联一个主级上拉加固电路；所述主级上拉加固电路包括依次连接的2个PMOS管，依次为M2b、M4b；其中，M2b的源极与电压源VDD端连接，M2b的漏极与M4b的源极连接，M4b的漏极与主级的下拉电路连接，M2b的栅极与输入端D连接，M4b的栅极与时钟信号CLK连接；主级的上拉电路和下拉电路与主级上拉加固电路三者连接后的节点作为节点X，节点X作为从级的输入。2.根据权利要求1所述的一种抗辐照的C2MOS触发器电路，其特征在于，主级的上拉电路包括依次连接的2个PMOS管，依次为M2、M4；主级的下拉电路包括依次连接的2个NMOS管，依次为M3、M1；从级的上拉电路包括依次连接的2个PMOS管，依次为M6、M8；从级中的下拉电路包括依次连接的2个NMOS管，依次为M7、M5；其中，M2和M1的栅极与输入端D连接，M2和M6的源极均与电压源VDD端连接，M2和M6的漏极分别对应的与M4和M8的源极连接，M1和M5的源极均接地，M1和M5的漏极分别对应的与M3和M7的源极连接，M4和M8的漏极分别对应的与M3和M7的漏极连接；将M3和M4的漏极连接后的节点作为节点X，节点X分别与M6和M5的栅极连接，将M8和M7的漏极连接后的节点与输出端Q连接；M4和M7的栅极与时钟信号CLK连接；M3和M8的栅极与反相时钟信号CLKB连接；在从级的...

【专利技术属性】
技术研发人员：习凯，潘小山，谢元禄，季兰龙，
申请(专利权)人：合肥腾芯微电子有限公司，
类型：发明
国别省市：