本实用新型专利技术提出一种视频编解码卡及视频编解码装置，该视频编解码卡包括板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；由于本实用新型专利技术将嵌入式CPU设置在板卡上，再通过板卡与主机进行相连，进而可在嵌入式CPU内进行视频数据编解码处理，占用主机系统资源较少，提升了处理效率。效率。效率。
【技术实现步骤摘要】
视频编解码卡及视频编解码装置
[0001]本技术涉及视频处理
，尤其涉及一种视频编解码卡及视频编解码装置。
技术介绍
[0002]目前，随着网络的普及，视频技术的应用范围越来越广，如网上可视会议、网上可视电子商务、网上政务、网上购物等。在使用时，为了提升视频数据的传输速率，需对视频数据进行编解码处理。
[0003]但现有的大部分是通过服务器预先安装的通用CPU进行编解码，由于一个服务器可安装的CPU数量有限，一般是1～2个，进而当编解码视频数据较多时，通过服务器内置CPU进行编解码容易占用系统资源，处理效率较低。
[0004]上述内容仅用于辅助理解本技术的技术方案，并不代表承认上述内容是现有技术。
技术实现思路
[0005]本技术的主要目的在于提供一种视频编解码卡及视频编解码装置，旨在解决现有技术中通过内置CPU进行视频数据编解码容易占用系统资源，处理效率较低的技术问题。
[0006]为实现上述目的，本技术提出一种视频编解码卡，所述视频编解码卡包括：板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；
[0007]其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；
[0008]所述数据总线接口与所述嵌入式CPU和所述电源管理芯片连接，所述嵌入式CPU与所述第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接，所述电源管理芯片与所述嵌入式CPU、第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接。
[0009]可选地，所述嵌入式CPU内集成有CPU模块和编解码模块；
[0010]其中，所述CPU模块与所述数据总线接口和所述编解码模块连接；
[0011]所述数据总线接口，用于接收主机中的数字视频流，并将所述数字视频流传输至所述CPU模块；
[0012]所述CPU模块，用于对所述数字视频流进行转换，并将转换后的数字视频流传输至所述编解码模块；
[0013]所述编解码模块，用于对所述转换后的数字视频流进行编码和/或解码处理，并将处理后的数字视频流传输至所述CPU模块；
[0014]所述CPU模块，还用于将所述处理后的数字视频流传输至所述数据总线接口；
[0015]所述数据总线接口，还用于将所述处理后的数字视频流传输至所述主机。
[0016]可选地，所述CPU模块包括：PCIE物理层、信号处理单元、DMA控制器和CPU单元；
[0017]其中，所述PCIE物理层与所述数据总线接口和所述信号处理单元连接，所述信号处理单元与所述DMA控制器连接，所述CPU单元与所述DMA控制器和所述编解码模块连接；
[0018]所述PCIE物理层，用于接收所述数据总线接口传输的所述数字视频流，并将所述数字视频流传输至所述信号处理单元；
[0019]所述信号处理单元，用于将所述数字视频流中的电信号转换成数字信号，并将转换后的数字视频流传输至所述DMA控制器；
[0020]所述DMA控制器，用于将所述转换后的数字视频流传输至所述CPU单元；
[0021]所述CPU单元，用于将所述转换后的数字视频流传输至所述编解码模块。
[0022]可选地，所述数字视频流为原始视频数据流和/或已编码视频数据流。
[0023]可选地，在进行编码处理时，所述原始视频数据流为YVU或RGB格式的数字比特流。
[0024]可选地，在进行解码处理时，所述已编码视频数据流为H264或H265格式的数字比特流。
[0025]可选地，所述嵌入式CPU内还集成有系统管理模块；
[0026]其中，所述系统管理模块与所述数据总线接口和所述CPU模块连接；
[0027]所述系统管理模块，用于在检测到所述数据总线接口与主机连接成功时，输出处理信号至所述数据总线接口；
[0028]所述数据总线接口，还用于在接收到所述处理信号时，将所述主机中的数字视频流传输至所述CPU模块。
[0029]为实现上述目的，本技术还提出一种视频编解码装置，所述视频编解码装置包括如上文所述的视频编解码卡。
[0030]本技术提出一种视频编解码卡及视频编解码装置，该视频编解码卡包括板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；所述数据总线接口与所述嵌入式CPU和所述电源管理芯片连接，所述嵌入式CPU与所述第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接，所述电源管理芯片与所述嵌入式CPU、第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接。由于本技术将嵌入式CPU设置在板卡上，再通过板卡与主机进行相连，进而可在嵌入式CPU内进行视频数据编解码处理，占用主机系统资源较少，提升了处理效率。
附图说明
[0031]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
[0032]图1为本技术实施例提出的视频编解码卡第一实施例的结构示意图；
[0033]图2为本技术实施例提出的视频编解码卡第二实施例的结构示意图；
[0034]图3为本技术实施例提出的视频编解码卡第三实施例的结构示意图。
[0035]附图标号说明：
[0036]标号名称标号名称1板卡21CPU模块2嵌入式CPU22编解码模块3第一DDR内存23系统管理模块4第二DDR内存211PCIE物理层5EMMC Flash闪存212信号处理单元6电源管理芯片213DMA控制器7数据总线接口214CPU单元
[0037]本技术目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0038]应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
[0039]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术的一部分实施例，而不是全部的实施例。本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种视频编解码卡，其特征在于，所述视频编解码卡包括：板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；所述数据总线接口与所述嵌入式CPU和所述电源管理芯片连接，所述嵌入式CPU与所述第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接，所述电源管理芯片与所述嵌入式CPU、第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接。2.如权利要求1所述的视频编解码卡，其特征在于，所述嵌入式CPU内集成有CPU模块和编解码模块；其中，所述CPU模块与所述数据总线接口和所述编解码模块连接；所述数据总线接口，用于接收主机中的数字视频流，并将所述数字视频流传输至所述CPU模块；所述CPU模块，用于对所述数字视频流进行转换，并将转换后的数字视频流传输至所述编解码模块；所述编解码模块，用于对所述转换后的数字视频流进行编码和/或解码处理，并将处理后的数字视频流传输至所述CPU模块；所述CPU模块，还用于将所述处理后的数字视频流传输至所述数据总线接口；所述数据总线接口，还用于将所述处理后的数字视频流传输至所述主机。3.如权利要求2所述的视频编解码卡，其特征在于，所述CPU模块包括：PCIE物理层、信号处理...
【专利技术属性】
技术研发人员：王为尉，唐芳，张泉，尹谦和，
申请(专利权)人：深圳市游联云科技有限公司，
类型：新型
国别省市：
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