一种适用于片上集成的可编程逻辑阵列制造技术

本发明专利技术公开了一种适用于片上集成的可编程逻辑阵列，包括两个相互独立但内部连接的PLA模块，每一个PLA模块包括16个PLA单元；每个PLA单元都包括一个四输入的查找表，通过配置实现任何基于四输入和一个触发器的逻辑输出功能。本发明专利技术的适用于片上集成的可编程逻辑阵列，可以方便集成于片上系统中。本发明专利技术设计的可编程逻辑阵列，由两个相互独立但内部连接的PLA模块组成，每一个模块包括16个PLA单元，易于和总线接口，调整好对应总线的时序，就可以与各种常见总线通信，例如针对ARM处理器的应用领域，PLA可以挂载到基于AMBA总线规范的AXI、AHB和APB总线上。本发明专利技术可以根据使用情况进行规模扩展，甚至用PLA来实现时序逻辑电路。甚至用PLA来实现时序逻辑电路。甚至用PLA来实现时序逻辑电路。

【技术实现步骤摘要】
一种适用于片上集成的可编程逻辑阵列


[0001]本专利技术属于可编程逻辑阵列领域，尤其涉及一种适用于片上集成的可编程逻辑阵列。

技术介绍

[0002]微电子技术的发展和集成电路的广泛应用促进了可编程逻辑器件(PLD,Programmable Logic Device)的发展，同时PLD的发展和应用简化了数字系统设计过程，降低了系统的体积和成本，提高了系统的可靠性和保密性，从根本上改变了系统设计方法，使各种逻辑功能的实现变得灵活、方便。可编程逻辑器件是可由用户编程、配置的一类逻辑器件的泛称。可编程逻辑器件实际上是一种将不具有特定逻辑功能的基本逻辑单元集成的通用大规模集成电路，用户可以根据需要对其编程，进而实现所需的逻辑功能。
[0003]可编程序逻辑阵列(Programmable Logic Array)，简称PLA，是可编程逻辑器件的一种，它是与、或阵列均可编程的、包含有记忆元件的大规模集成电路，它能实现任意逻辑函数的组合电路以及实现时序电路。相比于现场可编程门阵列(FPGA，Field Programmable Gate Array)FPGA，PLA结构规整、使用灵活，可以实现组合逻辑电路，适合集成在芯片内部。

技术实现思路

[0004]本专利技术目的是：提供适用于片上集成的可编程逻辑阵列，可以方便集成于片上系统中。
[0005]本专利技术的技术方案是：
[0006]一种适用于片上集成的可编程逻辑阵列，包括两个相互独立但内部连接的PLA模块，每一个PLA模块包括16个PLA单元；每个PLA单元都包括一个四输入的查找表，通过配置实现任何基于四输入和一个触发器的逻辑输出功能。
[0007]优选的，所述PLA模块连接到内部中断系统、GPIO或者16个PLA输出引脚中的任何一个；
[0008]PLA模块是通过一组用户寄存器进行配置的，这组寄存器可分为四类：
[0009]第一类是控制每个PLA单元的输入选择以及进行何种逻辑运算；
[0010]第二类寄存器是控制模块0和模块1触发器时钟选择；
[0011]第三类寄存器是PLA模块的输入和输出数据寄存器；
[0012]第四类是PLA模块的中断控制寄存器，用于使能PLAIRQ0和/或PLAIRQ1中断源。
[0013]优选的，第一类寄存器进行输入的选择以及进行何种逻辑运算,由PLAELMx寄存器控制。
[0014]优选的，每个PLA单元还包括一个D触发器，用于使能GPIO、系统时钟或定时器触发。
[0015]优选的，每个PLA单元接了4个多路选择器Mux0、Mux1、Mux2和Mux3，对输入来源进行选择。
[0016]本专利技术的优点是：
[0017]本专利技术的适用于片上集成的可编程逻辑阵列，可以方便集成于片上系统中。本专利技术设计的可编程逻辑阵列，由两个相互独立但内部连接的PLA模块组成，每一个模块包括16个PLA单元，易于和总线接口，调整好对应总线的时序，就可以与各种常见总线通信，例如针对ARM处理器的应用领域，PLA可以挂载到基于AMBA总线规范的AXI、AHB和APB总线上。本专利技术可以根据使用情况进行规模扩展，甚至用PLA来实现时序逻辑电路。
附图说明
[0018]下面结合附图及实施例对本专利技术作进一步描述：
[0019]图1是本专利技术设计的PLA模块的电路结构图；
[0020]图2是PLA单元电路结构图。
具体实施方式
[0021]本专利技术主要设计一种基于门电路的可编程逻辑器件，可以方便集成于片上系统中。本设计的核心是设计一个完整的可编程逻辑阵列，它由两个相互独立但内部连接的PLA模块组成。如图1所示，每一个PLA模块包括16个PLA单元，所以每种器件共有32个PLA单元。
[0022]如图2所示，每个PLA单元都包含一个四输入的查找表，通过配置可以实现任何基于四输入和一个触发器的逻辑输出功能。
[0023]本专利技术设计中，PLA可以连接到内部中断系统、GPIO或者16个PLA输出引脚中的任何一个。A与B可以进行16种逻辑运算然后输出。PLA是通过一组用户寄存器进行配置的。这组寄存器可分为四类。第一类是控制每个PLA单元的输入选择以及进行何种逻辑运算。第二类寄存器是控制模块0和模块1触发器时钟选择。第三类寄存器是PLA的输入和输出数据寄存器。第四类是PLA的中断控制寄存器，可以使能PLAIRQ0和/或PLAIRQ1中断源。
[0024]第一类寄存器进行输入的选择以及进行何种逻辑运算,由PLAELMx寄存器控制。PLAELMx寄存器位功能描述如表1所示。
[0025]表1 PLAELMx寄存器位功能描述
[0026][0027][0028]每个PLA单元包含一个D触发器，可以使能GPIO、系统时钟或定时器触发。控制PLA的第二类寄存器有PLACLK。PLACLK寄存器位功能描述如表2所示。
[0029]表2 PLACLK寄存器位功能描述
[0030][0031]控制PLA的第三类寄存器有PLADIN和PLADIN。数据输入也可以来自PLA的输入数据寄存器PLADIN，PLADIN寄存器位功能描述如表3所示。
[0032]表3 PLADIN寄存器位功能描述
[0033]位描述[31:0]单元0至单元31的输入位
[0034]PLADOUT是PLA的数据输出寄存器，PLADOUT的位功能描述如表4所示。
[0035]表4 PLADOUT寄存器位功能描述
[0036]位描述[31:0]单元0至单元31的输出位
[0037]控制PLA的第四类寄存器有PLAIRQ，这个寄存器可以使能PLA中断源PLAIRQ0和PLAIRQ1。PLAIRQ的位功能描述如表5所示。
[0038]表5 PLAIRQ寄存器位功能描述
[0039][0040]每个PLA单元接了4个多路选择器Mux0、Mux1、Mux2和Mux3。可以对输入来源进行选择。例如其中MUX0的输入可以来自于单元2、单元4、单元6和单元31，也可以来自于PLADIN寄存器.MUX1的输入可以来自于单元1、3、5、7。MUX2可以选择MUX0或者PLADIN的输出。当PLA输入来自其输出时，PLAELMx寄存器位[14:7]的配置如表6所示。
[0041]表6 PLAELMx寄存器位功能描述
[0042][0043][0044]上述实施例只为说明本专利技术的技术构思及特点，其目的在于让熟悉此项技术的人能够了解本专利技术的内容并据以实施，并不能以此限制本专利技术的保护范围。凡根据本专利技术主要技术方案的精神实质所做的修饰，都应涵盖在本专利技术的保护范围之内。
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【技术保护点】

【技术特征摘要】
1.一种适用于片上集成的可编程逻辑阵列，其特征在于，包括两个相互独立但内部连接的PLA模块，每一个PLA模块包括16个PLA单元；每个PLA单元都包括一个四输入的查找表，通过配置实现任何基于四输入和一个触发器的逻辑输出功能。2.根据权利要求1所述的可编程逻辑阵列，其特征在于，所述PLA模块连接到内部中断系统、GPIO或者16个PLA输出引脚中的任何一个；PLA模块是通过一组用户寄存器进行配置的，这组寄存器可分为四类：第一类是控制每个PLA单元的输入选择以及进行何种逻辑运算；第二类寄存器是控制模块0和模块1触发器时钟选择；第三类寄存...

【专利技术属性】
技术研发人员：邱靖超，张栩豪，汪健，张磊，徐叔喜，吴杰，
申请(专利权)人：中国兵器工业集团第二一四研究所苏州研发中心，
类型：发明
国别省市：