【技术实现步骤摘要】
一种带同步功能的除法器电路
[0001]本专利技术涉及除法器领域,具体涉及一种带同步功能的除法器电路。
技术介绍
[0002]除法器是实现除法运算的逻辑模块,可以把输入信号的频率变成成倍数地低于输入频率的输出信号,在电路中应用广泛。现有除法器技术只是进行简单的分频处理,除法器的输出时钟信号仅受输入时钟信号的控制会造成输出时钟信号的相位不确定。本专利技术一种带同步功能的除法器电路,包括数据转换电路、时钟控制电路和输出电路。通过输入时钟信号和同步时钟信号共同作用来控制除法器的输出时钟信号的相位,能有效控制除法器的输出时钟信号的起始位置,消除除法器输出时钟信号的相位不确定的问题。
技术实现思路
[0003]本专利技术要解决的技术问题在于,针对现有技术的上述缺陷,提供一种带同步功能的除法器电路。
[0004]本专利技术解决其技术问题所采用的技术方案是:一种带同步功能的除法器电路,包括数据转换电路、时钟控制电路和输出电路,其特征在于,数据转换电路与输出电路共同作用起到控制除法器的输出时钟信号相位的作用,数据转换电路通过4bit数据描述除法器状态的现态以及次态,时钟控制电路输出的信号可以控制除法器的输出时钟信号的起始位置在同步时钟信号mclk的上升沿处,并与数据转换电路输出端的4位数据共同对除法器的状态转换进行控制,输出电路在系统时钟上升沿进行触发下,输出带同步功能的十进制除法器的结果。
[0005]本专利技术的优点及有益效果是:
[0006]一种带同步功能的除法器电路,通过输入时钟信号和 ...
【技术保护点】
【技术特征摘要】
1.一种带同步功能的除法器电路,包括数据转换电路、时钟控制电路和输出电路,其特征在于,将输入时钟信号与同步时钟信号综合,构成带同步功能的除法器电路,能有效控制除法器的输出时钟信号的起始位置,消除除法器时钟相位不确定的问题,所述的时钟控制电路将输入时钟信号与输出时钟信号进行综合并输出到数据转换电路和输出电路。2.根据权利要求1所述的一种带同步功能的除法器电路,其特征在于,通过4bit数据描述除法器状态的现态以及次态,所述数据转换电路通过逻辑门电路的将输入端口的数据b3、b2、b1、b0逻辑映射到输出端口,同时将输出数据暂存为4位数据x3、x2、x1、x0并在下一个时钟沿到来时将输出数据传递到输入端口,输出数据b0通路由一个与非门和一个D触发器构成;输出数据b1通路由三个与门、一个与非门、一个三...
【专利技术属性】
技术研发人员:尤西,
申请(专利权)人:南通瑞镛科信息技术有限公司,
类型:发明
国别省市:
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