向操作系统发送中央处理单元性能信息的方法和装置制造方法及图纸

公开了向操作系统发送中央处理单元性能信息的方法和装置。一种装置包括接口电路，以及处理器电路，用于执行第一操作、第二操作或第三操作中的至少一者，以实例化：CPU检测器电路，用于确定第一CPU和第二CPU之间的连接状态；编码器电路，用于针对第一CPU端口生成第一CPU标识符以及针对第二CPU端口生成第二CPU标识符；拓扑结构识别器电路，用于基于连接状态和CPU标识符来识别拓扑结构；事务性能水平(TPL)计算器电路，用于基于连接状态、CPU标识符、以及拓扑结构中的至少一者来计算TPL；以及TPL发送器电路，用于将TPL发送到OS。用于将TPL发送到OS。用于将TPL发送到OS。

【技术实现步骤摘要】
向操作系统发送中央处理单元性能信息的方法和装置


[0001]本公开概括而言涉及中央处理单元(central processing unit，CPU)，更具体而言，涉及向操作系统(operating system，OS)发送CPU性能信息的方法和装置。

技术介绍

[0002]近年来，服务器/云系统中的CPU通信影响了系统性能。网络中的CPU相互连接并且经由CPU端口交换数据事务消息。CPU端口之间的数据事务消息允许了一个CPU访问由另一个CPU拥有的或者与另一个CPU相关联的计算设备。更多的CPU端口创造了更复杂的服务器/云系统。

技术实现思路

[0003]本公开的一方面提供了一种装置，包括：接口电路；以及处理器电路，处理器电路包括以下各项中的一项或多项：中央处理单元(CPU)、图形处理单元、或者数字信号处理器中的至少一者，中央处理单元、图形处理单元、或者数字信号处理器中的至少一者具有控制电路、算术和逻辑电路、以及一个或多个寄存器，控制电路用于控制数据在处理器电路内的移动，算术和逻辑电路用于执行与指令相对应的一个或多个第一操作，并且一个或多个寄存器用于存储一个或多个第一操作的结果，指令在装置中；现场可编程门阵列(FPGA)，FPGA包括逻辑门电路、多个可配置互连、以及存储电路，逻辑门电路和互连用于执行一个或多个第二操作，存储电路用于存储一个或多个第二操作的结果；或者专用集成电路(ASIC)，ASIC包括逻辑门电路，用于执行一个或多个第三操作；处理器电路用于执行第一操作、第二操作、或者第三操作中的至少一者，来实例化：CPU检测器电路，用于在中央处理单元(CPU)网络中确定第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；编码器电路，用于针对第一CPU端口生成第一CPU标识符并且针对第二CPU端口生成第二CPU标识符；拓扑结构识别器电路，用于基于连接状态和CPU标识符来识别CPU网络的拓扑结构；事务性能水平(TPL)计算器电路，用于基于连接状态、第一CPU标识符、第二CPU标识符、以及拓扑结构中的至少一者来计算TPL；以及TPL发送器电路，用于将TPL发送到操作系统(OS)。
[0004]本公开的一方面提供了一种方法，包括：在中央处理单元(CPU)网络中识别第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；识别第一CPU端口和第二CPU端口的CPU特征；基于连接状态和CPU特征来识别CPU网络的拓扑结构；基于连接状态、CPU特征、以及拓扑结构中的至少一者来计算事务性能水平(TPL)；以及将TPL发送到操作系统(OS)。
[0005]本公开的一方面提供了一种包括指令的计算机可读介质，指令当被执行时，使得至少一个处理器：在中央处理单元(CPU)网络中识别第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；识别第一CPU端口和第二CPU端口的CPU特征；基于连接状态和CPU特征来识别CPU网络的拓扑结构；基于连接状态、CPU特征、以及拓扑结构中的至少一者来计算事务性能水平(TPL)；以及将TPL发送到操作系统(OS)。
附图说明
[0006]图1是促进到OS的数据传输的示例CPU网络环境的框图。
[0007]图2是具有对称多插口拓扑结构的示例处理器系统。
[0008]图3是具有异构多插口拓扑结构的示例处理器系统。
[0009]图4是图3的示例处理器系统的示例云服务器系统。
[0010]图5是具有对称多插口拓扑结构的示例处理器系统，其中在示例CPU链路中存在差错。
[0011]图6是具有不正确的CPU端口指派的图3的示例处理器系统。
[0012]图7是具有不正确的CPU对指派的图3的示例处理器系统。
[0013]图8是图3的示例处理器系统，其中事务性能水平(TPL)被发送到OS。
[0014]图9是图示出示例TPL数据收集流程的示例时序图。
[0015]图10A
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10B是用于CPU端口特性和多插口拓扑结构的数据结构条目的示例图。
[0016]图11是两个示例CPU之间的示例TPL计算。
[0017]图12和图13是四个示例CPU之间的示例TPL计算。
[0018]图14是代表可被示例处理器电路执行来实现图11
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图13的示例TPL计算的示例机器可读指令的流程图。
[0019]图15是代表可被示例处理器电路执行来实现图8的示例处理系统的示例机器可读指令的流程图。
[0020]图16是示例处理平台的框图，该示例处理平台包括被构造来执行图14
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图15的示例机器可读指令以实现图8和图11的处理器电路。
[0021]图17是图16的处理器电路的示例实现方式的框图。
[0022]图18是图16的处理器电路的另一示例实现方式的框图。
[0023]图19是示例软件分发平台(例如，一个或多个服务器)的框图，用于将软件(例如，与图14
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图15的示例机器可读指令相对应的软件)分发到与最终用户和/或消费者(例如，用于许可、销售和/或使用)、零售商(例如，用于销售、再销售、许可和/或次级许可)和/或原始设备制造商(OEM)(例如，用于包括在要被分发到例如零售商和/或诸如直接购买客户之类的其他最终用户的产品中)相关联的客户端设备。
[0024]附图不是按比例的。相反，在附图中可放大层或区域的厚度。虽然附图中示出了具有清晰线条和边界的层和区域，但这些线条和/或边界中的一些或者全部可能是理想化的。在现实中，边界和/或线条可能是难以察觉的、混合的、和/或不规则的。一般而言，相同的标号将在(一个或多个)附图和伴随的书面描述的各处被用于指代相同或相似的部件。就本文使用的而言，除非另有说明，否则术语“上方”描述了两个部分相对于地球的关系。如果第二部分有至少一部分在地球和第一部分之间，那么第一部分就在第二部分上方。同样，就本文使用的而言，当第一部分比第二部分更靠近地球时，第一部分就在第二部分“下方”。如上所述，第一部分可以在以下情况中的一种或多种情况下在第二部分的上方或下方：其间有其他部分，其间没有其他部分，第一部分和第二部分接触，或者第一部分和第二部分没有直接接触彼此。
[0025]就在本公开中使用的而言，叙述任何部件(例如，层、膜、区、区域或板)以任何方式在另一部件上(例如，定位在其上、位于其上、被布置在其上、或者被形成在其上，等等)，表
明所提及的部件或者与另一部件接触，或者所提及的部件在另一部件上方，有一个或多个中间部件位于其间。就本文使用的而言，提及连接(例如，附接、耦合、连接、接合)可包括由该连接提及所提及的元素之间的中间构件和/或这些元素之间的相对运动，除非另有指示。因此，提及连接不一定推理出两个元素是直接连接的和/或彼此之间有固定关系。就本文使用的而言，叙述任何部件与另一部件“接触”，被定义为意指在这两个部件之间没有中间部件。
[本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，包括：接口电路；以及处理器电路，所述处理器电路包括以下各项中的一项或多项：中央处理单元(CPU)、图形处理单元、或者数字信号处理器中的至少一者，所述中央处理单元、所述图形处理单元、或者所述数字信号处理器中的所述至少一者具有控制电路、算术和逻辑电路、以及一个或多个寄存器，所述控制电路用于控制数据在所述处理器电路内的移动，所述算术和逻辑电路用于执行与指令相对应的一个或多个第一操作，并且所述一个或多个寄存器用于存储所述一个或多个第一操作的结果，所述指令在所述装置中；现场可编程门阵列(FPGA)，所述FPGA包括逻辑门电路、多个可配置互连、以及存储电路，所述逻辑门电路和互连用于执行一个或多个第二操作，所述存储电路用于存储所述一个或多个第二操作的结果；或者专用集成电路(ASIC)，所述ASIC包括逻辑门电路，用于执行一个或多个第三操作；所述处理器电路用于执行所述第一操作、所述第二操作、或者所述第三操作中的至少一者，来实例化：CPU检测器电路，用于在中央处理单元(CPU)网络中确定第一处理器上的第一CPU端口和第二处理器上的第二CPU端口之间的连接状态；编码器电路，用于针对所述第一CPU端口生成第一CPU标识符并且针对所述第二CPU端口生成第二CPU标识符；拓扑结构识别器电路，用于基于所述连接状态和所述CPU标识符来识别所述CPU网络的拓扑结构；事务性能水平(TPL)计算器电路，用于基于所述连接状态、所述第一CPU标识符、所述第二CPU标识符、以及所述拓扑结构中的至少一者来计算TPL；以及TPL发送器电路，用于将所述TPL发送到操作系统(OS)。2.如权利要求1所述的装置，其中，所述CPU标识符是以下各项中的至少一者：CPU端口的数目、带宽、以及速度。3.如权利要求1所述的装置，还包括：在识别所述CPU网络的拓扑结构之后，进行训练的系统存储器。4.如权利要求1所述的装置，其中，所述TPL是基于以下各项中的至少一者的性能数据：所述第一处理器和所述第二处理器之间的CPU端口的数目、所述数目的CPU端口的链路速度、以及所述数目的CPU端口的链路宽度。5.如权利要求1所述的装置，其中，所述TPL发送器电路用于：经由统一可扩展固件接口(UEFI)运行时服务解决方案将所述TPL发送到所述OS，其中，所述UEFI运行时服务解决方案针对所述拓扑结构收集TPL。6.如权利要求5所述的装置，其中，所述UEFI运行时服务解决方案从所述OS接收对TPL的请求。7.如权利要求1
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6中任一项所述的装置，其中，所述拓扑结构是异构多插口拓扑结构或对称多插口拓扑结构中的至少一者。8.如权利要求1所述的装置，其中，所述连接状态表示所述第一CPU端口和所述第二CPU端口之间的差错。
9.如权利要求8所述的装置，其中，所述差错表示断开的CPU链路。10.如权利要求8
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9中任一项所述的装置，其中，所述差错将所述拓扑结构从...

【专利技术属性】
技术研发人员：朱磊，李玉福，刘仕杰，徐涛，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：