一种交换芯片上电控制的方法、系统及设备技术方案

本发明专利技术提供了一种交换芯片上电控制的方法、系统、存储介质及设备，方法包括：利用大规模可编程器件接收由模数转换器传输的一个采样时钟时钟周期内的时钟数字信号；利用大规模可编程器件计算时钟数字信号的变异系数值；并且在变异系数值相等时，判定交换芯片的时钟信号稳定并利用大规模可编程器件对交换芯片上电。根据本发明专利技术在交换芯片上电控制过程中实现了自动检测交换芯片时钟信号稳定及控制交换芯片的上电进程。芯片的上电进程。芯片的上电进程。

【技术实现步骤摘要】
一种交换芯片上电控制的方法、系统及设备


[0001]本专利技术涉及芯片
，尤其涉及硬件监控
，具体涉及一种交换芯片上电控制的方法、系统、存储介质及设备。

技术介绍

[0002]CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件) /FPGA(Field Programmable Gate Array，现场可编程门阵列)作为大规模可编程器件，具有快速响应、密度高、功耗低等优点，在现代控制及自动化设备开发中具有广泛应用。在以太网交换系统中，主要通过CPLD/FPGA 实现交换芯片的上电控制。
[0003]交换芯片作为以太网交换机核心芯片之一，决定了交换机的性能。在交换芯片的上电控制过程中，对上电时序有严格要求，正确的上电时序是保证交换芯片或交换机正常工作的前提。一般地，在交换芯片上电过程中，需要等待交换芯片输出的时钟信号稳定0.5ms之后方可继续对交换芯片进行上电。
[0004]一般情况下，通过人工测量从IO电稳定到交换芯片输出的时钟信号稳定的时间间隔，来设置合适的延时时间进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种交换芯片上电控制的方法，其特征在于，包括以下步骤：利用大规模可编程器件接收由模数转换器传输的一个采样时钟周期内的时钟数字信号；利用所述大规模可编程器件计算所述时钟数字信号的变异系数值；并且在所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。2.根据权利要求1所述的方法，其特征在于，所述利用所述大规模可编程器件计算所述时钟数字信号的变异系数值包括：设置信号阈值；将接收的所述时钟数字信号与所述信号阈值进行比较并保留大于等于所述信号阈值的所述时钟数字信号；以及对保留的所述时钟数字信号计算所述变异系数值。3.根据权利要求2所述的方法，其特征在于，所述信号阈值为稳定时钟脉冲的高电平的1/2。4.根据权利要求2的方法，其特征在于，所述计算所述变异系数值包括：利用所述大规模可编程器件对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及按照下式获得各组的所述变异系数值：变异系数值＝平均值/标准差
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100％。5.根据权利要求4所述的方法，其特征在于，在连续规定次数的组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。6.一种交换芯片上电控制的系统，其特征在于，包括：信号接收模...

【专利技术属性】
技术研发人员：罗媛媛，季冬冬，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：