【技术实现步骤摘要】
包括子控制器的存储器系统和子控制器的操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年6月7日提交的申请号为10
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2021
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0073738的韩国专利申请的优先权，该韩国专利申请通过引用整体并入本文。
[0003]本公开总体上涉及一种包括子控制器的存储器系统和子控制器的操作方法，并且更具体地涉及一种包括主控制器和子控制器的存储器系统以及该存储器系统的操作方法。
技术介绍
[0004]存储器系统被广泛用于在诸如计算机、无线通信装置、相机和数字显示器的各种电子装置中存储数据。数据可以被编程到存储器系统中包括的多个存储器单元，并且可以从经编程的存储器单元被读取。
[0005]在存储器系统中存储数据的存储器装置根据其结构和操作方法可以划分为各种装置。例如，存储器装置可以包括磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁磁RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(...
【技术保护点】
【技术特征摘要】
1.一种存储器系统，包括：主控制器，通过主信道传输具有N位的主数据，其中N是正整数；存储器装置，存储构成所述主数据的子数据，并通过子信道传输所述子数据；以及子控制器，通过所述主信道与所述主控制器通信，并通过所述子信道与所述存储器装置通信，其中所述子控制器进一步：通过划分所述主数据来生成每个均具有n位的子数据，其中n是小于N的正整数，通过降低与所述主数据同步的主数据选通时钟的频率来生成子数据选通时钟，并且与所述子数据选通时钟同步地将所述子数据传输到所述存储器装置或者从所述存储器装置接收所述子数据。2.根据权利要求1所述的存储器系统，其中所述存储器装置中的每一个是以下中的一种：随机存取存储器即RAM、只读取存储器即ROM、动态RAM即DRAM、同步动态RAM即SDRAM、铁磁RAM即FeRAM、磁性RAM即MRAM、电阻式RAM即RRAM、闪速存储器和相变存储器即PCM。3.根据权利要求1所述的存储器系统，其中所述子控制器通过按照所述子信道的数量划分所述主数据来生成所述子数据。4.根据权利要求1所述的存储器系统，其中所述子控制器通过将所述主数据选通时钟的频率除以所述子信道的数量来生成所述子数据选通时钟，使得所述子数据选通时钟中的每一个具有除得的频率。5.根据权利要求1所述的存储器系统，其中所述子控制器包括：主输入/输出电路组，通过所述主信道接收或输出所述主数据和所述主数据选通时钟；调节电路组：将所述主数据调节为所述子数据或将所述子数据调节为所述主数据，并且将所述主数据选通时钟调节为所述子数据选通时钟或将所述子数据选通时钟调节为所述主数据选通时钟；以及子输入/输出电路组，通过所述子信道接收或输出所述子数据和所述子数据选通时钟。6.根据权利要求5所述的存储器系统，其中所述主输入/输出电路组包括：第一输入驱动器，接收从所述主控制器输出的主数据，并且将接收到的主数据传输到所述调节电路组；第一输出驱动器，将从所述调节电路组输出的主数据传输到所述主控制器；第二输入驱动器，接收从所述主控制器输出的主数据选通时钟，并且将接收到的主数据选通时钟传输到所述调节电路组；以及第二输出驱动器，将从所述调节电路组输出的主数据选通时钟传输到所述主控制器。7.根据权利要求6所述的存储器系统，其中所述调节电路组包括：第一调节电路，将从所述第一输入驱动器输出的主数据划分为所述子数据，或者合并所述子数据以将合并后的子数据作为所述主数据传输到所述第一输出驱动器；以及第二调节电路，将从所述第二输入驱动器输出的主数据选通时钟调节为所述子数据选通时钟，或者将所述子数据选通时钟调节为所述主数据选通时钟以将所述主数据选通时钟传输到所述第二输出驱动器。8.根据权利要求7所述的存储器系统，其中所述第二调节电路通过降低从所述第二输
入驱动器输出的主数据选通时钟的速度来将所述主数据选通时钟调节为所述子数据选通时钟，或者通过增加所述子数据选通时钟的速度来将所述子数据选通时钟调节为所述主数据选通时钟，以将所述主数据选通时钟传输到所述第二输出驱动器。9.根据权利要求7所述的存储器系统，其中所述第二调节电路通过降低从所述第二输入驱动器输出的主数据选通时钟的突发长度来将所述主数据选通时钟调节为所述子数据选通时钟，或者通过增加所述子数据选通时钟的突发长度来将所述子数据选通时钟调节为所述主数据选通时钟，以将所述主数据选通时钟传输到所述第二输出驱动器。10.根据权利要求7所述的存储器系统，其中所述子输入/输出电路组包括：第三输出驱动器，通过所述子信道中包...
【专利技术属性】
技术研发人员：李钟周，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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