MOSFET及其制作方法技术

本发明专利技术公开了一种MOSFET及其制作方法，所述制作方法包括：提供一衬底，所述衬底具有相反的第一表面和第二表面；所述第一表面具有外延层；在所述外延层背离所述衬底的表面内形成阱区和沟槽栅极结构；所述外延层背离所述衬底的表面具有第一区域和第二区域，所述阱区位于所述第一区域，所述沟槽栅极结构位于所述第二区域；在所述阱区背离所述衬底的一侧表面内形成源区；在所述外延层内形成第一掺杂区，所述第一掺杂区位于所述阱区朝向所述衬底的一侧，且与所述阱区接触；所述第一掺杂区的掺杂类型与所述阱区的掺杂类型相同，用于提高击穿电压；形成与所述源区连接的第一电极。本申请技术方案，可以在降低器件导通电阻的同时，提高击穿电压。击穿电压。击穿电压。

【技术实现步骤摘要】
MOSFET及其制作方法


[0001]本专利技术涉及半导体集成
，尤其是涉及一种MOSFET及其制作方法。

技术介绍

[0002]金属
‑
氧化物半导体场效应晶体管(Metal
‑
Oxide
‑
Semiconductor Field
‑
Effect Transistor，MOSFET)是利用电场效应来控制半导体的场效应晶体管。由于MOSFET具有可实现低功耗电压控制的特性，近年来被广泛应用在大量电子设备中，包括电源、汽车电子、计算机和智能手机中等，受到越来越多的关注。
[0003]现有技术中，常用的降低MOSFET器件导通电阻的方法，往往需要降低外延层电阻率，即提高外延层掺杂浓度，但由此会导致器件击穿电压降低。

技术实现思路

[0004]有鉴于此，本专利技术提供了一种MOSFET及其制作方法，可以在降低器件导通电阻的同时，提高击穿电压。
[0005]为了实现上述目的，本专利技术提供如下技术方案：
[0006]一种MOSFET的制作方法，所述制作方法包括：
[0007]提供一衬底，所述衬底具有相反的第一表面和第二表面；所述第一表面具有外延层；
[0008]在所述外延层背离所述衬底的表面内形成阱区和沟槽栅极结构；所述外延层背离所述衬底的表面具有第一区域和第二区域，所述阱区位于所述第一区域，所述沟槽栅极结构位于所述第二区域；
[0009]在所述阱区背离所述衬底的一侧表面内形成源区；r/>[0010]在所述外延层内形成第一掺杂区，所述第一掺杂区位于所述阱区朝向所述衬底的一侧，且与所述阱区接触；所述第一掺杂区的掺杂类型与所述阱区的掺杂类型相同，用于提高击穿电压；
[0011]形成与所述源区连接的第一电极。
[0012]优选的，在上述的制作方法中，在所述外延层背离所述衬底的表面内形成阱区和沟槽栅极结构，包括：
[0013]在所述第二区域形成沟槽，所述沟槽的深度小于所述外延层的厚度；
[0014]在所述沟槽的侧壁以及底部形成栅介质层；
[0015]在具有所述栅介质层的沟槽内形成栅极；
[0016]在所述第一区域内形成阱区。
[0017]优选的，在上述的制作方法中，还包括：
[0018]在形成所述栅介质层前，基于所述沟槽，在所述沟槽底部相邻的所述外延层内形成第二掺杂区；其中，所述第二掺杂区的掺杂类型与所述外延层的掺杂类型相同，用于降低导通电阻。
[0019]优选的，在上述的制作方法中，所述第一掺杂区的形成方法包括：
[0020]在所述源区形成窗口，所述窗口露出部分所述阱区；
[0021]基于所述窗口，在所述外延层内形成所述第一掺杂区。
[0022]优选的，在上述的制作方法中，所述第一掺杂区的形成方法包括：
[0023]在所述源区表面形成光刻胶层，所述光刻胶层具有镂空区域；
[0024]基于所述光刻胶层刻蚀所述源区，形成所述窗口；
[0025]以所述光刻胶层以及刻蚀后的所述源区为掩膜版，进行离子注入，形成所述第一掺杂区。
[0026]优选的，在上述的制作方法中，所述第一电极的制作方法包括：
[0027]去除所述光刻胶层后，在所述沟槽栅极结构的表面形成绝缘层；
[0028]形成第一金属层，作为所述第一电极，所述第一金属层覆盖所述绝缘层、所述源区以及所述窗口露出的所述阱区。
[0029]优选的，在上述的制作方法中，还包括：
[0030]在所述第二表面形成第二电极。
[0031]本专利技术还提供一种MOSFET，所述MOSFET包括：
[0032]衬底，所述衬底具有相反的第一表面和第二表面；所述第一表面具有外延层；
[0033]位于所述外延层内的阱区和沟槽栅极结构，所述外延层背离所述衬底的表面具有第一区域和第二区域，所述阱区位于所述第一区域，所述沟槽栅极结构位于所述第二区域；
[0034]位于所述阱区背离所述衬底一侧表面内的源区；
[0035]位于所述外延层内的第一掺杂区，所述第一掺杂区位于所述阱区朝向所述衬底的一侧，且与所述阱区接触；所述第一掺杂区的掺杂类型与所述阱区的掺杂类型相同，用于提高击穿电压；
[0036]与所述源区连接的第一电极。
[0037]优选的，在上述的MOSFET中，所述沟槽栅极结构包括：
[0038]形成在所述第二区域内的沟槽，所述沟槽的深度小于所述外延层的厚度；
[0039]设置在所述沟槽的侧壁以及底部的栅介质层；
[0040]栅极，所述栅极填充表面覆盖有所述栅介质层的所述沟槽；
[0041]其中，所述沟槽底部相邻的所述外延层内具有第二掺杂区；
[0042]其中，所述第二掺杂区的掺杂类型与所述外延层的掺杂类型相同，用于降低导通电阻。
[0043]优选的，在上述的MOSFET中，还包括：
[0044]设置在所述第二表面的第二电极。
[0045]优选的，在上述的MOSFET中，所述衬底、所述外延层以及所述源区为N型掺杂；
[0046]所述阱区与所述第一掺杂区为P型掺杂。
[0047]通过上述描述可知，本专利技术技术方案提供的MOSFET及其制作方法中，通过减小沟槽深度，增加沟槽底部到衬底的距离，并在沟槽底部注入第二掺杂区，增加电流路径上的杂质浓度，有利于降低导通电阻，进一步的，在阱区底部的外延层一侧注入第一掺杂区，且与阱区接触，该第一掺杂区的掺杂类型与阱区的掺杂类型相同，有利于提高器件击穿电压。
附图说明
[0048]为了更清楚地说明本专利技术实施例或相关技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0049]图1为一种MOSFET器件结构示意图；
[0050]图2为另一种MOSFET器件结构示意图；
[0051]图3
‑
图13为本专利技术实施例提供的一种MOSFET制作方法的工艺流程图。
具体实施方式
[0052]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0053]参考图1，图1为一种MOSFET器件结构示意图，该MOSFET器件包括：衬底11、外延层12、阱区13、沟槽栅极结构、源区15、绝缘层18以及源区金属14，所述沟槽栅极结构包括栅极层16以及填充的栅极介质层17。图1所示方式中，器件的导通电阻主要由源区电阻、沟道电阻(沟道电阻是指：当栅极加正电压时，阱区13靠近栅本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET的制作方法，其特征在于，所述制作方法包括：提供一衬底，所述衬底具有相反的第一表面和第二表面；所述第一表面具有外延层；在所述外延层背离所述衬底的表面内形成阱区和沟槽栅极结构；所述外延层背离所述衬底的表面具有第一区域和第二区域，所述阱区位于所述第一区域，所述沟槽栅极结构位于所述第二区域；在所述阱区背离所述衬底的一侧表面内形成源区；在所述外延层内形成第一掺杂区，所述第一掺杂区位于所述阱区朝向所述衬底的一侧，且与所述阱区接触；所述第一掺杂区的掺杂类型与所述阱区的掺杂类型相同，用于提高击穿电压；形成与所述源区连接的第一电极。2.根据权利要求1所述的制作方法，其特征在于，在所述外延层背离所述衬底的表面内形成阱区和沟槽栅极结构，包括：在所述第二区域形成沟槽，所述沟槽的深度小于所述外延层的厚度；在所述沟槽的侧壁以及底部形成栅介质层；在具有所述栅介质层的沟槽内形成栅极；在所述第一区域内形成阱区。3.根据权利要求2所述的制作方法，其特征在于，还包括：在形成所述栅介质层前，基于所述沟槽，在所述沟槽底部相邻的所述外延层内形成第二掺杂区；其中，所述第二掺杂区的掺杂类型与所述外延层的掺杂类型相同，用于降低导通电阻。4.根据权利要求1所述的制作方法，其特征在于，所述第一掺杂区的形成方法包括：在所述源区形成窗口，所述窗口露出部分所述阱区；基于所述窗口，在所述外延层内形成所述第一掺杂区。5.根据权利要求4所述的制作方法，其特征在于，所述第一掺杂区的形成方法包括：在所述源区表面形成光刻胶层，所述光刻胶层具有镂空区域；基于所述光刻胶层刻蚀所述源区，形成所述窗口；以所述光刻胶层以及刻蚀后的所述源区为掩膜版，进行离子注入，形成所述第一掺杂区。6.根据权利要求5所述的制作...

【专利技术属性】
技术研发人员：程小强，
申请(专利权)人：上海艾为电子技术股份有限公司，
类型：发明
国别省市：