一种纳米尺寸的高速神经形态器件及其制备方法技术

本发明专利技术一种纳米尺寸的高速神经形态器件及其制备方法。该器件包括：衬底；顶部沟槽，形成在衬底正面；下层电极，其覆盖顶部沟槽的底部、侧壁并延伸覆盖衬底表面；氧化物功能层，形成在所述下层电极上；粘附层，形成在所述氧化物功能层上；顶层电极，形成在所述粘附层上，覆盖粘附层表面并完全填充顶部沟槽；底部沟槽，形成在衬底背面，其贯穿衬底下部使顶部沟槽内的下层电极的部分下表面露出；底层电极，形成在所述底部沟槽中，其填充底部沟槽，与下层电极相接触并覆盖衬底背面，其中，位于顶部沟槽内的所述顶层电极与位于底部沟槽内的所述底层电极的重叠区域小于10nm。层电极的重叠区域小于10nm。层电极的重叠区域小于10nm。

【技术实现步骤摘要】
一种纳米尺寸的高速神经形态器件及其制备方法


[0001]本专利技术涉及半导体
，具体涉及一种纳米尺寸的高速神经形态器件及其制备方法。

技术介绍

[0002]现今主流计算机的架构为冯
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诺依曼式架构，其存储单元与计算单元处于独立的结构。尽管计算芯片的算力不断提升，然而信息在存储器中的读取过程限制了整体的速度，传统的集成电路芯片算力遇到挑战。随着集成电路的发展，芯片的特征尺寸按照戈登
·
摩尔提出的摩尔定律不断微缩，以满足芯片高密度集成的需求，适用于高算力场景。目前，最先进的芯片技术节点已经微缩至10纳米以下，开发纳米级的半导体器件对于集成电路的发展至关重要。
[0003]人脑作为一种高效的智能生物系统，仅消耗20W的功耗便可完成各项复杂的生命活动，并且在自然环境中做出高速反应，应对各种突发情况。受到人脑的启发，开发神经形态计算的电子器件对于提高芯片处理速度具有重要意义。神经形态器件作为一种新型的存算一体器件，可以直接打破传统的冯
·
诺依曼式计算瓶颈，在同一器件完成存储与神经形态计算功能，极大程度地提升芯片算力。

技术实现思路

[0004]本专利技术公开一种纳米尺寸的高速神经形态器件制备方法，包括以下步骤：在衬底正面形成顶部沟槽；在上述结构上沉积下层电极，使其覆盖顶部沟槽的底部、侧壁并延伸覆盖衬底表面；在所述下层电极上生长氧化物功能层；在所述功能层上生长粘附层；在所述粘附层上生长顶层电极，使其覆盖粘附层表面并完全填充顶部沟槽；在衬底背面形成底部沟槽，底部沟槽贯穿衬底下部使顶部沟槽内的下层电极的部分下表面露出，在所述底部沟槽中生长底层电极，使其填充底部沟槽，与下层电极相接触并覆盖衬底背面，其中，位于顶部沟槽内的所述顶层电极与位于底部沟槽内的所述底层电极的重叠区域小于10nm。
[0005]本专利技术的纳米尺寸的高速神经形态器件制备方法中，优选为，顶部沟槽的宽度为21nm～70nm，高度为12nm～40nm；底部沟槽的宽度为3nm～10nm，高度为100nm～500nm。
[0006]本专利技术的纳米尺寸的高速神经形态器件制备方法中，优选为，所述氧化物功能层的厚度为3nm～10nm。
[0007]本专利技术的纳米尺寸的高速神经形态器件制备方法中，优选为，所述氧化物功能层为MoOx，HfO2，TaOx，ZrO2，Al2O3，TiO2，ZnO，NiO，SiO2或者由部分前述材料组成的叠层。
[0008]本专利技术还公开一种纳米尺寸的高速神经形态器件，包括：衬底；顶部沟槽，形成在衬底正面；下层电极，其覆盖顶部沟槽的底部、侧壁并延伸覆盖衬底表面；氧化物功能层，形成在所述下层电极上；粘附层，形成在所述功能层上；顶层电极，形成在所述粘附层上，覆盖粘附层表面并完全填充顶部沟槽；底部沟槽，形成在衬底背面，其贯穿衬底下部使顶部沟槽内的下层电极的部分下表面露出；底层电极，形成在所述底部沟槽中，其填充底部沟槽，与
下层电极相接触并覆盖衬底背面，其中，位于顶部沟槽内的所述顶层电极与位于底部沟槽内的所述底层电极的重叠区域小于10nm。
[0009]本专利技术的纳米尺寸的高速神经形态器件中，优选为，所述顶部沟槽的宽度为21nm～70nm，高度为12nm～40nm；所述底部沟槽的宽度为3nm～10nm，高度为100nm～500nm。
[0010]本专利技术的纳米尺寸的高速神经形态器件中，优选为，所述氧化物功能层的厚度为3nm～10nm。
[0011]本专利技术的纳米尺寸的高速神经形态器件中，优选为，所述氧化物功能层为MoOx、HfO2，TaOx，ZrO2，Al2O3，TiO2，ZnO，NiO，SiO2或者由部分前述材料组成的叠层。
[0012]有益效果：
[0013](1)神经形态器件同时具有信息存储与神经形态计算的功能，可以从架构上避免信息在不同存算单元间的频繁传递，提高芯片的算力与效率，降低芯片的功耗。
[0014](2)纳米级的器件尺寸可以缩小电荷的移动距离，使得电荷的擦写速度得以提升，促进神经形态器件实现超越人脑水平(10ms)的高速响应，将极大程度地提高人工智能的发展。
附图说明
[0015]图1是纳米尺寸的高速神经形态器件制备方法的流程图。
[0016]图2～图7是纳米尺寸的高速神经形态器件制备方法各阶段的结构示意图。
具体实施方式
[0017]为了使本专利技术的目的、技术方案及优点更加清楚明白，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本专利技术，并不用于限定本专利技术。所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0018]在本专利技术的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0019]此外，在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
[0020]图1是纳米尺寸的高速神经形态器件制备方法的流程图。如图1所示，纳米尺寸的高速神经形态器件制备方法包括以下步骤：
[0021]步骤S1，准备衬底100，在正面旋涂光刻胶，利用曝光和显影工艺定义顶部沟槽的位置。然后在CF4的氛围下采用反应离子刻蚀工艺制备沟槽结构101，用于制备纳米级高速神经形态器件，如图2所示。其中，衬底可以是p型低掺硅衬底、绝缘体上硅衬底、氧化硅衬
底、碳化硅等；刻蚀气体还可以是SF6等。刻蚀气体的流量为50sccm～100sccm，功率为300W～600W。顶部沟槽的宽度为21nm～70nm，高度为12nm～40nm。
[0022]步骤S2，利用物理气相沉积方法在上述结构上沉积厚度为3nm～10nm的下层电极Pt102，使其覆盖顶部沟槽的底部、侧壁并延伸覆盖衬底表面，如图3所示。电极材料优选为Pt，也可以是Pd，Cu，TaN，TiN，Au，Al，Ru，Co，Ag等。沉积方法还可以是电子束蒸发、热蒸发等。
[0023]步骤S3，利用原子层沉积技术在下层电极102上生长3nm～10nm的氧化物MoOx作为器件功能层103。其中，反应腔温度为200℃～400℃；Mo源的温度范围可取90℃～130℃，水源的温度15℃～25℃。MoOx的生长速度控制在0.06本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种纳米尺寸的高速神经形态器件制备方法，其特征在于，包括以下步骤：在衬底正面形成顶部沟槽；在上述结构上沉积下层电极，使其覆盖顶部沟槽的底部、侧壁并延伸覆盖衬底表面；在所述下层电极上生长氧化物功能层；在所述氧化物功能层上生长粘附层；在所述粘附层上生长顶层电极，使其覆盖粘附层表面并完全填充顶部沟槽；在衬底背面形成底部沟槽，底部沟槽贯穿衬底下部使顶部沟槽内的下层电极的部分下表面露出，在所述底部沟槽中生长底层电极，使其填充所述底部沟槽，与所述下层电极相接触，并覆盖所述衬底背面，其中，位于所述顶部沟槽内的所述顶层电极与位于所述底部沟槽内的所述底层电极的重叠区域小于10nm。2.根据权利要求1所述的纳米尺寸的高速神经形态器件制备方法，其特征在于，所述顶部沟槽的宽度为21nm～70nm，高度为12nm～40nm；所述底部沟槽的宽度为3nm～10nm，高度为100nm～500nm。3.根据权利要求1所述的纳米尺寸的高速神经形态器件制备方法，其特征在于，所述氧化物功能层的厚度为3nm～10nm。4.根据权利要求1所述的纳米尺寸的高速神经形态器件制备方法，其特征在于，所述氧化物功能层为MoOx，HfO2，TaOx，ZrO2，Al2O3，TiO2，ZnO，NiO，SiO2或者由部分前述材料组成的叠层。5.一...

【专利技术属性】
技术研发人员：孟佳琳，王天宇，李振海，陈琳，孙清清，张卫，
申请(专利权)人：复旦大学，
类型：发明
国别省市：