一种高速LDPC全模式列变换方法技术

本发明专利技术提出了一种高速LDPC全模式列变换方法，将360q个LLR的校验比特矩阵转换为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对分组内部进行位置变换，再调整位置送入到RAM中，最后从RAM读取输出全部的LLR。本发明专利技术对不同码率的列变换使用相同规格的RAM单元，利用移位寄存器满足不同码率下校验比特数据对存储单元的要求，使用较少的RAM资源即能满足要求，资源利用率高，处理效率高，不仅仅限于DVB

【技术实现步骤摘要】
一种高速LDPC全模式列变换方法


[0001]本专利技术涉及电子通信
，特别涉及一种高速LDPC全模式列变换方法。

技术介绍

[0002]在DVB
‑
S2/S2X LDPC码字中，每种码率有个校验比特，将这些校验比特送入译码环前，需要对输入的这些校验比特数据在不同的码率下进行对应深度的矩阵列变换操作，码率变化即校验比特矩阵宽度变化范围大时，列变换操作的资源需求剧增。
[0003]在并行译码器中，因译码模块的输入输出速率要求，列变换模块的输入输出需要并行处理，当只使用RAM进行列变换时，因q值(范围5～135)的范围较大，RAM的宽度与深度都要足够大才能满足列变换的要求。但FPGA提供的RAM资源难以满足列变换的要求，尤其使用软值译码时，列变换过程中暂存这些校验比特消耗的资源会更多。
[0004]在DVB
‑
S2标准的LDPC码字中，对于不同的码率有不同的q值(范围5～135)，每种码率都有对应的360
×
q大小的校验比特矩阵。如图2所示，当LLR并行输入时，同时刻并行输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速LDPC全模式列变换方法，其特征在于，将360q个LLR的校验比特矩阵划分为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对每个分组内部进行位置变换，再变换地址输出到RAM中完成分组间的位置变换，最后读取所述RAM中全部360q个LLR并输出。2.如权利要求1所述的一种高速LDPC全模式列变换方法，其特征在于，该方法具体包括：步骤S1:在每时钟周期并行输入6个LLR，即:[L
6n
,L
6n+1
,L
6n+2
,L
6n+3
,L
6n+4
,L
6n+5
],n∈{0,1,2,3,
…
,q
‑
1}每时钟周期有6个LLR移入第一级移位寄存器SRa,直至移入q次，此时，第一级移位寄存器SRa中存储有共6q个LLR；步骤S2:经过q个时钟周期，将6并行的共6q个LLR移入到第一级移位寄存器SRa后，将第一级移位寄存器SRa的LLR装载到第二级移位寄存器SRb中。3.如权利要求2所述的一种高速LDPC全模式列变换方法，其特征在于，还包括：步骤S3:所述第二级移位寄存器SRb装载完成后，在每个时...

【专利技术属性】
技术研发人员：高凌宇，邱勇，
申请(专利权)人：北京融为科技有限公司，
类型：发明
国别省市：