一种高速LDPC全模式列变换方法技术

本发明专利技术提出了一种高速LDPC全模式列变换方法，将360q个LLR的校验比特矩阵转换为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对分组内部进行位置变换，再调整位置送入到RAM中，最后从RAM读取输出全部的LLR。本发明专利技术对不同码率的列变换使用相同规格的RAM单元，利用移位寄存器满足不同码率下校验比特数据对存储单元的要求，使用较少的RAM资源即能满足要求，资源利用率高，处理效率高，不仅仅限于DVB

【技术实现步骤摘要】
一种高速LDPC全模式列变换方法


[0001]本专利技术涉及电子通信
，特别涉及一种高速LDPC全模式列变换方法。

技术介绍

[0002]在DVB
‑
S2/S2X LDPC码字中，每种码率有个校验比特，将这些校验比特送入译码环前，需要对输入的这些校验比特数据在不同的码率下进行对应深度的矩阵列变换操作，码率变化即校验比特矩阵宽度变化范围大时，列变换操作的资源需求剧增。
[0003]在并行译码器中，因译码模块的输入输出速率要求，列变换模块的输入输出需要并行处理，当只使用RAM进行列变换时，因q值(范围5～135)的范围较大，RAM的宽度与深度都要足够大才能满足列变换的要求。但FPGA提供的RAM资源难以满足列变换的要求，尤其使用软值译码时，列变换过程中暂存这些校验比特消耗的资源会更多。
[0004]在DVB
‑
S2标准的LDPC码字中，对于不同的码率有不同的q值(范围5～135)，每种码率都有对应的360
×
q大小的校验比特矩阵。如图2所示，当LLR并行输入时，同时刻并行输入的LLR在经变换后也要分离输出，尤其是q值与并行度没有必然的整倍数关系，这导致传统的套用交织器原理的方案，即将RAM映射为校验比特矩阵采用行方向、写入列方向读出的方式不仅难以满足吞吐率要求，还要RAM预留较大的位宽与深度以适应各种码率变化；此外，这种方法的大部分RAM空间都未被使用，消耗了大量的资源，不是FPGA平台上的最优解决方案。

技术实现思路

[0005]本专利技术的目的旨在至少解决所述技术缺陷之一。
[0006]为此，本专利技术的一个目的在于提出一种高速LDPC全模式列变换方法，，以解决
技术介绍
中所提到的问题，克服现有技术中存在的不足。
[0007]为了实现上述目的，本专利技术一方面的实施例提供一种高速LDPC全模式列变换方法，将360q个LLR的校验比特矩阵划分为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对每个分组内部进行位置变换，再变换地址输出到RAM中完成分组间的位置变换，最后读取RAM中全部360q个LLR并输出。
[0008]优选的是，该方法具体包括：
[0009]步骤S1:在每时钟周期并行输入6个LLR，即:
[0010][L
6n
,L
6n+1
,L
6n+2
,L
6n+3
,L
6n+4
,L
6n+5
],n∈{0,1,2,3,
…
,q
‑
1}
[0011]每时钟周期有6个LLR移入第一级移位寄存器SRa,直至移入q次，此时，第一级移位寄存器SRa中存储有共6q个LLR；因第一级移位寄存器SRa的存储单元只有移位操作，其电路由触发器FF构成；
[0012]步骤S2:将第一级移位寄存器SRa中的6q个LLR装载到第二级移位寄存器SRb中。
[0013]在上述任一方案中优选的是，还包括：
[0014]步骤S3:第二级移位寄存器SRb装载完成后，在每个时钟周期移出一个LLR，同时以
q为间隔，从第二级移位寄存器SRb的固定位置中抽出6个LLR送往下一级,即:
[0015][L
i
,L
i+q
,L
i+2q
,L
i+3q
,L
i+4q
,L
i+5q
],i∈{0,1,2,3,
…
,q
‑
1}
[0016]经过q个时钟周期后，6q个LLR被全部分离送往下一级；第一级移位寄存器SRa的装载输入到第二级移位寄存器SRb中,然后，第二级移位寄存器SRb从相邻位置提取数据。第二级移位寄存器SRb的每个存储单元电路由一个两输入选择器MUX2和触发器FF构成。
[0017]在上述任一方案中优选的是，还包括：
[0018]步骤S4:每时钟周期将上一级抽出的6个LLR写入到RAM,根据LLR在校验比特矩阵上的对应关系，写入RAM的地址间隔为360q/6q＝60。
[0019]在上述任一方案中优选的是，还包括：
[0020]步骤S5:第二级移位寄存器SRb处理完6q个LLR后，再次执行步骤S1到步骤S4，直至处理完全部360q个LLR。
[0021]步骤S6:在全部360q个LLR写入到RAM完成后，从RAM的起始地址顺序读出，所得到的即为并行的列变换输出数据。
[0022]与现有技术相比，本专利技术所具有的优点和有益效果为：
[0023]1、本专利技术的高速LDPC全模式列变换方法能显著减少FPGA的资源消耗，列变换操作所需的RAM能存储全部校验比特LLR即可，无需根据不同的校验比特矩阵尺寸预留RAM的宽度与深度。在实例中，单个LLR宽度为6位，最大校验比特矩阵尺寸为360
×
135时，这两级移位寄存器与RAM共消耗了FPGA中9885个LUT3、20208个FF，22个36kb BlockRAM,都不超过FPGA各类资源总数的2.5％。
[0024]2、本专利技术的一种高速LDPC全模式列变换方法在切换码率时，本方案能适应q值的变化，只需调整从移位寄存器抽出LLR的位置即能适应大范围的q值，本方案能适应各种校验矩阵尺寸范围，可以不限于DVB
‑
S2标准，适用范围广。
[0025]3、本方案在各个处理步骤中的数据吞吐量都与输入输出接口一致，中间过程没有速率瓶颈，可最大化吞吐量；资源利用率高，处理效率高。
[0026]本专利技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。
[0027]4、现有的处理方式要求变换矩阵的宽度是输入并行度的整数倍，以从行方向写入、从列方向读出。本专利技术所实现的并行输入输出的列变换操作不要求校验比特矩阵行列数与输入输出并行度的倍数关系与大小关系，矩阵尺寸可任意选取，都能通过本专利技术完成变换；变换参数灵活。
附图说明
[0028]本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
[0029]图1为校验比特矩阵列变换示意图。
[0030]图2为现有技术中基于行列操作的RAM使用图。
[0031]图3为一种高速LDPC全模式列变换方法中的的分组示意图。
[0032]图4为一种高速LDPC全模式列变换方法中的的第二级移位寄存器SRb的工作示意图。
[0033]图5为一种高速LDPC全模式列变换方法中写入的RAM地址表。
[0034]图6为一种高速LDPC全模式列变换方法流程图。
具体实施方式
[0035]下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速LDPC全模式列变换方法，其特征在于，将360q个LLR的校验比特矩阵划分为60个分组，每个分组为包括6q个LLR的校验比特矩阵，采用两级移位寄存器对每个分组内部进行位置变换，再变换地址输出到RAM中完成分组间的位置变换，最后读取所述RAM中全部360q个LLR并输出。2.如权利要求1所述的一种高速LDPC全模式列变换方法，其特征在于，该方法具体包括：步骤S1:在每时钟周期并行输入6个LLR，即:[L
6n
,L
6n+1
,L
6n+2
,L
6n+3
,L
6n+4
,L
6n+5
],n∈{0,1,2,3,
…
,q
‑
1}每时钟周期有6个LLR移入第一级移位寄存器SRa,直至移入q次，此时，第一级移位寄存器SRa中存储有共6q个LLR；步骤S2:经过q个时钟周期，将6并行的共6q个LLR移入到第一级移位寄存器SRa后，将第一级移位寄存器SRa的LLR装载到第二级移位寄存器SRb中。3.如权利要求2所述的一种高速LDPC全模式列变换方法，其特征在于，还包括：步骤S3:所述第二级移位寄存器SRb装载完成后，在每个时...

【专利技术属性】
技术研发人员：高凌宇，邱勇，
申请(专利权)人：北京融为科技有限公司，
类型：发明
国别省市：