半导体装置及电子设备制造方法及图纸

提供一种布局自由度高且能够进行积和运算的半导体装置。本发明专利技术的一个方式是一种半导体装置，该半导体装置中依次形成有第一层、第二层和第三层，第一层包括第一单元、第一电路、第一布线以及与第一布线相邻的第二布线，第二层包括第三布线以及与第三布线相邻的第四布线，第三层包括电极以及传感器。另外，第一电路包括开关。传感器通过电极及第一插头与第三布线电连接，开关的第一端子通过第二插头与第三布线电连接，开关的第二端子通过第一布线与第一单元电连接。电极具有与传感器重叠的区域以及与第一插头重叠的区域。另外，第一布线至第四布线相互平行，第三布线和第四布线的布线间距离为第一布线和第二布线的布线间距离的0.9倍以上且1.1倍以下。倍以上且1.1倍以下。倍以上且1.1倍以下。

【技术实现步骤摘要】
【国外来华专利技术】半导体装置及电子设备


[0001]本专利技术的一个方式涉及一种半导体装置及电子设备。
[0002]本专利技术的一个方式不局限于上述
本说明书等所公开的专利技术的
涉及一种物体、驱动方法或制造方法。此外，本专利技术的一个方式涉及一种工序(process)、机器(machine)、产品(manufacture)或者组合物(composition of matter)。因此，具体而言，作为本说明书所公开的本专利技术的一个方式的
的例子可以举出半导体装置、显示装置、液晶显示装置、发光装置、蓄电装置、摄像装置、存储装置、信号处理装置、传感器、处理器、电子设备、系统、它们的驱动方法、它们的制造方法或它们的检查方法。

技术介绍

[0003]现在，以人脑结构为模型的集成电路的开发日益火热。该集成电路组装有作为脑子结构的电子电路且包括相当于人脑的“神经元”及“神经突触”的电路。因此，有时将上述集成电路称为“神经形性(neuro
‑
morphic)”、“脑子形性(brain
‑
morphic)”、“脑子激发(brain
‑
inspire)”等。该集成电路具有非诺依曼型体系结构，与随着处理速度的增加功耗也变高的诺依曼型体系结构相比，可以期待以极低功耗进行并列处理。
[0004]包括“神经元”及“神经突触”的模仿神经网络的数据处理模型被称为人工神经网络(ANN)。通过利用人工神经网络，甚至可以以与人等同或者超过人的精度进行推断。在人工神经网络中，主要进行神经元输出的权重之和的运算，即积和运算。
[0005]非专利文献1提出了一种使用非易失性存储元件的积和运算电路。在该积和运算电路中，各存储元件中利用在沟道形成区域中包含硅的晶体管的亚阈值区域中的工作，输出与对应于储存在各存储元件中的乘数的数据和对应于被乘数的输入数据之乘法对应的电流。另外，利用各列的存储元件所输出的电流之和取得与积和运算对应的数据。因为该积和运算电路包括存储元件，所以可以不需要在乘法和加法中从外部存储器读出和写入数据。因此，可以减少起因于读出和写入等的数据传送次数，可期待降低功耗。[先行技术文献][非专利文献][0006][非专利文献1]X.Guo et al.，“Fast，Energy
‑
Efficient，Robust，and Reproducible Mixed
‑
Signal Neuromorphic Classifier Based on Embedded NOR Flash Memory Technology”IEDM2017，pp.151
‑
154.

技术实现思路

专利技术所要解决的技术问题
[0007]在沟道形成区域中包含硅的晶体管的晶体管特性、场效应迁移率等根据温度变化而容易发生变化。尤其是，当将积和运算电路等形成为集成电路时，因驱动时的发热而集成电路的温度提升，集成电路中的晶体管的特性发生变化，有不能进行准确的运算的担忧。
[0008]在使用数字电路执行积和运算的情况下，使用数字乘法电路执行作为乘数的数字
数据(乘数数据)与作为被乘数的数字数据(被乘数数据)相乘的运算。然后，使用数字加法电路执行通过该乘法得到的数字数据(积数据)的加法运算，以取得作为积和运算的结果的数字数据(积和数据)。作为数字乘法电路及数字加法电路的规格，优选能够处理多位运算。但是，在此情况下，需要增大数字乘法电路及数字加法电路的电路规模，而有电路面积变大且功耗也变大的担忧。
[0009]另外，通过组合进行神经网络的运算的运算电路与传感器，有时可以使电子设备等识别各种信息。例如，通过将光传感器(例如，光电二极管等)作为传感器与该运算电路组合，可以利用由光传感器取得的图像数据进行人脸识别、图像识别等模式识别。
[0010]另外，例如，当在构成有该运算电路的半导体芯片的上方配置包括该传感器的传感器阵列时，该传感器阵列优选在俯视时配置在半导体芯片的中心或中心附近。当传感器阵列在俯视时配置在半导体芯片的中心或中心附近时，可以将传感器阵列中的传感器的驱动电路配置在该传感器阵列周围。另外，当作为传感器阵列中的传感器使用光电二极管且在该传感器阵列上设置凸透镜时，通过以在俯视时位于半导体芯片的中心或中心附近的方式配置该凸透镜，可以稳定地配置该凸透镜。从这个观点来看，该传感器阵列也优选在俯视时配置在半导体芯片的中心或中心附近。但是，需要根据位于半导体芯片的上方的中心或中心附近的传感器阵列设计形成在半导体芯片中的运算电路、布线等的布局，因此有降低该布局的自由度的担扰。
[0011]本专利技术的一个方式的目的之一是提供一种能够进行积和运算的半导体装置。此外，本专利技术的一个方式的目的之一是提供一种功耗低的半导体装置。此外，本专利技术的一个方式的目的之一是提供一种缩小了电路面积的半导体装置。此外，本专利技术的一个方式的目的之一是提供一种抑制热所导致的工作能力下降的半导体装置。
[0012]此外，本专利技术的一个方式的目的之一是提供一种新颖的半导体装置等。此外，本专利技术的一个方式的目的之一是提供一种包括上述半导体装置的电子设备。
[0013]注意，本专利技术的一个方式的目的不局限于上述目的。上述目的并不妨碍其他目的的存在。其他目的是指将在下面的记载中描述的上述以外的目的。本领域技术人员可以从说明书或附图等的记载中导出并适当抽出上述以外的目的。本专利技术的一个方式实现上述目的及其他目的中的至少一个目的。此外，本专利技术的一个方式不一定需要实现所有的上述目的及其他目的。解决技术问题的手段
[0014](1)本专利技术的一个方式是一种半导体装置，该半导体装置包括第一层、位于第一层的上方的第二层以及位于第二层的上方的第三层。第一层包括第一单元、第一电路、第一布线以及与第一布线相邻的第二布线，第二层包括第三布线以及与第三布线相邻的第四布线，第三层包括电极以及传感器。另外，第一电路包括开关。传感器通过电极及第一插头与第三布线电连接。另外，开关的第一端子通过第二插头与第三布线电连接，开关的第二端子通过第一布线与第一单元电连接。另外，电极具有与传感器重叠的区域以及与第一插头重叠的区域。另外，第一布线、第二布线、第三布线、第四布线相互平行，第三布线和第四布线的布线间距离为第一布线和第二布线的布线间距离的0.9倍以上且1.1倍以下。
[0015](2)
另外，在具有上述(1)的结构的本专利技术的一个方式中，第一层也可以包括第二单元。另外，优选的是，第一单元包括第一晶体管、第二晶体管及第一电容器，第二单元包括第三晶体管、第四晶体管及第二电容器。具体而言，优选的是，第一晶体管的栅极与第一电容器的第一端子以及第二晶体管的第一端子电连接，第一晶体管的第一端子与第二晶体管的第二端子电连接，第一电容器的第二端子通过第一布线与开关的第二端子电连接。另外，优选的是，第三晶体管的栅极与第二电容器的第一端子、第四晶体管的第一端子电连接，第三晶体管的第一端子与第四晶体管的第二端子、第一布线电连接，第本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体装置，包括：第一层；位于所述第一层的上方的第二层；以及位于所述第二层的上方的第三层，其中，所述第一层包括第一单元、第一电路、第一布线以及与所述第一布线相邻的第二布线，所述第二层包括第三布线以及与所述第三布线相邻的第四布线，所述第三层包括电极以及传感器，所述第一电路包括开关，所述传感器通过所述电极及第一插头与所述第三布线电连接，所述开关的第一端子通过第二插头与所述第三布线电连接，所述开关的第二端子通过所述第一布线与所述第一单元电连接，所述电极具有与所述传感器重叠的区域以及与所述第一插头重叠的区域，所述第一布线、所述第二布线、所述第三布线、所述第四布线相互平行，并且，所述第三布线和所述第四布线的布线间距离为所述第一布线和所述第二布线的布线间距离的0.9倍以上且1.1倍以下。2.根据权利要求1所述的半导体装置，其中所述第一层包括第二单元，所述第一单元包括第一晶体管、第二晶体管及第一电容器，所述第二单元包括第三晶体管、第四晶体管及第二电容器，所述第一晶体管的栅极与所述第一电容器的第一端子以及所述第二晶体管的第一端子电连接，所述第一晶体管的第一端子与所述第二晶体管的第二端子电连接，所述第一电容器的第二端子通过所述第一布线与所述开关的第二端子电连接，所述第三晶体管的栅极与所述第二电容器的第一端子、所述第四晶体管的第一端子电连接，所述第三晶体管的第一端子与所述第四晶体管的第二端子、所述第一布线电连接，并且所述第二电容器的第二端子通过所述第一布线与所述开关的第二端子电连接。3.根据权利要求2所述的半导体装置，其中所述第一...

【专利技术属性】
技术研发人员：黑川义元，上妻宗广，青木健，金村卓郎，
申请(专利权)人：株式会社半导体能源研究所，
类型：发明
国别省市：