基于对称电路的信号线缆延时检测系统技术方案

本发明专利技术涉及一种基于对称电路的信号线缆延时检测系统，包括连接器、延时检测电路，D

【技术实现步骤摘要】
基于对称电路的信号线缆延时检测系统


[0001]本专利技术涉及计算机
，尤其涉及一种基于对称电路的信号线缆延时检测系统。

技术介绍

[0002]在大规模硬件仿真器或原型验证平台中，会使用大量信号线缆来连接多个硬件主板，大规模硬件仿真器或原型验证平台可以基于FPGA（Field
‑
Programmable Gate Array）架构或SOC（System on Chip）架构来构建。根据硬件主板以及主板上连接器位置的不同，连接的信号线缆会有各种不同的长度，不同长度的信号线缆会有不同的延时。在编译过程中，编译器会利用延时等参数。为了检测大规模硬件仿真器或原型验证平台中已连接的信号线缆的延时，往往需要设计复杂的检测方法，例如设置专用的信号线缆延时检测电路，或者基于不同的平台建立不同的检测模型。但是，大规模硬件仿真器或原型验证平台中，信号线缆的连接可以有不同的拓扑结构，系统信号线缆连接的拓扑结构也可能随着DUT（Design Under Test）或其他因素做改动而变化，当连接方式改变后或更换不同平台后，需要重新设置检测电路或重新训练检测模型，检测效率低，可靠性差。

技术实现思路

[0003]本专利技术目的在于，提供一种基于对称电路的信号线缆延时检测系统，支持系统任意连接信号线缆延时的检测，而不用修改延时检测电路，提高了信号线缆延时检测效率和可靠性。
[0004]本专利技术提供了一种基于对称电路的信号线缆延时检测系统，包括M个连接器{C1，C2，
…
，C/>m
，
…
，C
M
}，M个延时检测电路{D1，D2，
…
，D
m
，
…
D
M
}, C
m
为第m个连接器，D
m
为C
m
对应的延时检测电路, D
m
设置在C
m
中，m的取值范围为1到M，M为大于等于2的正整数；D
m
包括两个对称设置的延时检测单元D
m1
和D
m2
，D
m1
和C
m
对应的第一管脚P
m1
连接，D
m2
和C
m
对应的第二管脚P
m2
连接，D
m1
和D
m2
相连接；C
i
和C
j
之间通过信号线缆L
ij
相连接，D
i
、D
j 对称设置，i和j的取值范围均为1到M，且i≠j, P
i1
和P
j1
之间通过L
ij
中的第一信号线S
ij1
相连, P
i2
和P
j2
之间通过L
ij
中的第二信号线S
ij2
相连，D
i
、D
j
、S
ij1
、S
ij2
构成环形振荡回路；检测L
ij
延时过程中，延时检测单元D
i1
接收延时检测单元D
j1
通过S
ij1
传输的输入信号，且将输入信号反相后输出给延时检测单元D
i2
，D
i2
用于将反相后的输入信号通过S
ij2
传输给延时检测单元D
j2
，D
j2
将反相后的输入信号传输给D
j1
，D
j1
将反相后的输入信号作为新的输入信号通过S
ij1
传输给D
i1
，循环执行，基于环形振荡回路的环形振荡周期确定L
ij
的线缆延时T
ij
。
[0005]本专利技术与现有技术相比具有明显的优点和有益效果。借由上述技术方案，本专利技术提供的一种基于对称电路的信号线缆延时检测系统可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
本专利技术的延时检测电路设计结构对称，支持系统任意连接线缆延时的检测，而不用修改延时检测电路，简单易行，提高了信号线缆延时检测效率和可靠性。
[0006]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图,详细说明如下。
附图说明
[0007]图1为本专利技术实施例中C
i
和C
j
之间建立的信号线缆延时检测电路示意图。
具体实施方式
[0008]为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效,以下结合附图及较佳实施例，对依据本专利技术提出的一种基于对称电路的信号线缆延时检测系统的具体实施方式及其功效，详细说明如后。
[0009]本专利技术实施例提供了一种基于对称电路的信号线缆延时检测系统，包括M个连接器{C1，C2，
…
，C
m
，
…
，C
M
}，M个延时检测电路{D1，D2，
…
，D
m
，
…
D
M
}，C
m
为第m个连接器，D
m
为C
m
对应的延时检测电路，D
m
设置在C
m
中，m的取值范围为1到M，M为大于等于2的正整数。
[0010]本专利技术实施例所述系统能够适用于大规模硬件仿真器或原型验证平台中，大规模硬件仿真器或原型验证平台中，大规模硬件仿真器或原型验证平台可以基于FPGA（Field
‑
Programmable Gate Array）架构或SOC（System on Chip）架构来构建。{C1，C2，
…
，C
m
，
…
，C
M
}分布在大规模硬件仿真器或原型验证平台一个或多个组成模块上，所述组成模块为FPGA或SOC。
[0011]D
m
包括两个对称设置的延时检测单元D
m1
和D
m2
，D
m1
和C
m
对应的第一管脚P
m1
连接，D
m2
和C
m
对应的第二管脚P
m2
连接，D
m1
和D
m2
相连接。可以理解的是，连接器用于连接信号线缆，信号线缆中包括多条信号线，对应多个管脚，每一管脚对应信号线缆中的一个信号线。第一管脚和第二管脚可以是信号线缆对应的任意两个管脚，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于对称电路的信号线缆延时检测系统，其特征在于，包括M个连接器{C1，C2，
…
，C
m
，
…
，C
M
}，M个延时检测电路{D1，D2，
…
，D
m
，
…
D
M
}, C
m
为第m个连接器，D
m
为C
m
对应的延时检测电路，D
m
设置在C
m
中，m的取值范围为1到M，M为大于等于2的正整数；D
m
包括两个对称设置的延时检测单元D
m1
和D
m2
，D
m1
和C
m
对应的第一管脚P
m1
连接，D
m2
和C
m
对应的第二管脚P
m2
连接，D
m1
和D
m2
相连接；C
i
和C
j
之间通过信号线缆L
ij
相连接，D
i
、D
j 对称设置，i和j的取值范围均为1到M，且i≠j, P
i1
和P
j1
之间通过L
ij
中的第一信号线S
ij1
相连, P
i2
和P
j2
之间通过L
ij
中的第二信号线S
ij2
相连，D
i
、D
j
、S
ij1
、S
ij2
构成环形振荡回路；检测L
ij
延时过程中，延时检测单元D
i1
接收延时检测单元D
j1
通过S
ij1
传输的输入信号，且将输入信号反相后输出给延时检测单元D
i2
，D
i2
用于将反相后的输入信号通过S
ij2
传输给延时检测单元D
j2
，D
j2
将反相后的输入信号传输给D
j1
，D
j1
将反相后的输入信号作为新的输入信号通过S
ij1
传输给D
i1
，循环执行，基于环形振荡回路的环形振荡周期确定L
ij
的线缆延时T
ij
。2.根据权利要求1所述的系统，其特征在于，所述基于环形振荡回路的环形振荡周期确定L
ij
的线缆延时T
ij
，包括：获取环形振荡回路的环形振荡周期T0、以及执行一次环形振荡回路C
i
内部的延时T
i
和C
j
内部的延时T
j
；基于T0、T
i
、T
j
确定L
ij
的线缆延时T
ij
:T
ij
=[T0‑
2(T
i
+T
j
)]/4。3.根据权利要求2所述的系统，其特征在于，所述系统基于生成的内部时序分析报告，读取执行一次环形振荡回路C
i
内部的延时T
i
和C
j
内部的延时T
j
。4.根据权利要求2所述的系统，其特征在于，所述系统还包括D
m
对应的振荡周期延时检测电路H
m
，与D
m
连接，用于检测D
m
对应的T0。5.根据权利要求4所述的系统，其特征在于，H
m
用于记录D
m
在一个H
m
的时钟周期T

【专利技术属性】
技术研发人员：谈卫星，李旭，
申请(专利权)人：上海合见工业软件集团有限公司，
类型：发明
国别省市：