集成电路芯片流片前的毛刺功耗分析及降耗方法、装置、终端及介质制造方法及图纸

本申请提供集成电路芯片流片前的毛刺功耗分析及降耗方法、装置、终端及介质，根据预设的数字电路选取规则选取数字电路中的一或多个关键模块，并对所选关键模块的网表进行模拟仿真以获得该些模块的毛刺功耗；在未被选中的非关键模块中选择一或多个作为典型模块，分别使用不同的毛刺传播阈值对所述典型模块进行数字仿真以获得对应的毛刺功耗；对同一典型模块的网表再进行模拟仿真，以根据模拟仿真结果调整毛刺传播阈值后应用于其它非关键模块的毛刺功耗计算；本发明专利技术能准确评估毛刺功耗还能有效降耗，在芯片设计早期就实现功耗评估，实现降耗高达28％左右。现降耗高达28％左右。现降耗高达28％左右。

【技术实现步骤摘要】
集成电路芯片流片前的毛刺功耗分析及降耗方法、装置、终端及介质


[0001]本申请涉及集成电路芯片功耗分析
，特别是涉及集成电路芯片流片前的毛刺功耗分析及降耗方法、装置、终端及介质。

技术介绍

[0002]集成电路芯片的功耗包括静态功耗和动态功耗；动态功耗在大多数情况下占据主要部分，其主要包括cell(数字电路标准库单元)的内部功耗，连线的翻转功耗，还包括glitch power(毛刺功耗)。cell(数字电路标准库单元)内产生了毛刺，该毛刺将向下游传播，毛刺在传播过程中脉宽逐渐缩小，最终毛刺消失，毛刺在传播路径上同样消耗了毛刺功耗。
[0003]集成电路芯片工艺近年来发展很快，5nm工艺目前已经量产。在集成电路芯片工艺进入28nm以下后，毛刺功耗在动态功耗中的比重提升明显。在一些工艺节点和一些电路中，毛刺功耗占到动态功耗的25％以上。
[0004]目前数字电路的功耗计算方法是在RTL(寄存器传输级)或者门级网表上进行仿真，产生仿真波形；功耗分析工具如PTPX读入仿真波形和门级网表，计算出功耗。在布局布线后带延时的网表上仿真本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，包括：根据预设的数字电路选取规则选取数字电路中的一或多个关键模块，并对所选关键模块的网表进行模拟仿真以获得该些模块的毛刺功耗；在未被选中的非关键模块中选择一或多个作为典型模块，分别使用不同的毛刺传播阈值对所述典型模块进行数字仿真以获得对应的毛刺功耗；对同一典型模块的网表再进行模拟仿真，以根据模拟仿真结果调整毛刺传播阈值后应用于其它非关键模块的毛刺功耗计算。2.根据权利要求1所述集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，所述预设的数字电路选取规则包括如下任一种或多种的组合：选取被多次实例化，动态功耗排名靠前的关键模块进行仿真；选取毛刺功耗对毛刺传播阈值高敏感度的关键模块进行仿真，其中，所述毛刺传播阈值用于决定毛刺是否传播至下游。3.根据权利要求1或2所述集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，所述预设的数字电路选取规则还包括：若所选的关键模块的规模较大而导致仿真速度较慢，则再选取该关键模块中的重要子模块进行仿真。4.根据权利要求1所述集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，还包括通过如下降耗方式进行降耗：选用数字电路标准库单元取代综合工具来搭建关键电路。5.根据权利要求1所述集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，还包括通过如下降耗方式进行降耗：选择延时相近的数字电路标准库单元，以使数字逻辑电路的不同输入端输入的信号在输出端的延时相近。6.根据权利要求1所述集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，还包括通过如下降耗方式进行降耗：对于经历逻辑层数较少的输入信号，在其输入路径上增设若干虚设单元以增加其经历的逻辑层数，以使每个数字电路标准库单元例化后的多个输入信号所经历的逻辑层数相同。7.根据权利要求1所述集成电路芯片流片前的毛刺功耗分析及降耗方法，其特征在于，对毛刺功耗优化过的集成电路芯片的输入信号进行优化，使用多个延...

【专利技术属性】
技术研发人员：陈克林，
申请(专利权)人：上海昂麟企业管理咨询合伙企业有限合伙，
类型：发明
国别省市：