该发明专利技术公开了一种基于VPX标准的动态可重构多核心异构数字信号处理硬件系统，涉及高速高可靠数字信号处理系统设计领域。本发明专利技术实现异构并行信号运算及处理，外部数据可通过VPX连接器，以太网模块或光模块传输至FPGA处理器模块、DSP处理器模块进行运算，针对算力要求高的应用数据可使用DSP进行运算,针对具有算法硬件可编程的应用数据可使用FPGA进行运算，同时板到板连接模块可支持板载扩展。本发明专利技术硬件系统支持在线动态重构、远程加载、故障状态监控及故障自修复功能。控及故障自修复功能。控及故障自修复功能。
【技术实现步骤摘要】
一种基于VPX标准的动态可重构多核心异构数字信号处理硬件系统
[0001]本专利技术涉及高速高可靠数字信号处理系统设计领域。
技术介绍
[0002]现代机载数字信号处理系统的典型特点是输入数据多、工作模式复杂、信号处理量大。因此在一个实时数字信号处理系统中,要多个处理器并行工作,且同时进行高速数据分配和大数据量的交互,上一代的信号处理硬件系统难以满足实时处理、以及空天机载环境下电子系统高可靠性和故障容错故障自修复的要求。随着大规模集成电路技术、高速并行处理及各种先进算法的飞速发展,利用高速DSP和FPGA芯片来构建一个并行处理系统已成为趋势。而设计高性能的信号处理系统具有一定的难度,需要较长的研发周期及相当的开发经费。所以,缩短开发周期、降低成本的最佳途径是研发标准模块、建立通用、可拓展、支持动态重构的高可靠性信号处理平台。
技术实现思路
[0003]针对上一代的信号处理模块数据传输效率低、通用性低、扩展性不足、容错能力低等问题，本专利技术以当前机载数字信号处理系统为应用背景设计出一款基于VPX标准的动态可重构多核心异构数字信号处理硬件系统，该系统相对于其他系统具有运算能力高、存储空间大、外部高速接口丰富、兼容性强、易于开发、抗恶劣环境性和可靠性高等特点。该硬件系统主要用于对基于VPX总线标准的背板传输过来的数据进行接收，经过运算得到实时处理的结果并进行输出。并且该硬件系统支持在线动态重构、远程加载、故障状态监控及故障自修复功能。
[0004]本专利技术涉及一种基于VPX标准的多核心异构数字信号处理硬件系统，该系统主要包括FPGA处理器模块、DSP处理器模块、VPX连接器、SRIO交换模块、以太网模块、光模块、电源管理模块、时钟管理模块、存储模块、BMC管理模块、CAN总线控制器、板到板连接模块；其中FPGA处理器模块包含3个FPGA：FPGA1、FPGA2、FPGA3；DSP处理器模块包含两个DSP：DSP1、DSP2；存储模块包含FLASH模块、DDR3模块；所述VPX连接器分别连接：FPGA1、以太网模块、FPGA2、FPGA3、CAN总线控制器；FPGA1、FPGA2、DSP1之间相互连接，FPGA1、FPGA2之间相互连接，FPGA1、FPGA2、DSP2之间相互连接，FPGA1、FPGA2、FPGA3、DSP1、DSP2都连接SRIO交换模块；DSP1、DSP2都与以太网模块连接，FPGA3还要单独连接以太网模块、CAN总线控制器、BMC管理模块、时钟管理模块、电源管理模块、DSP1、DSP2、FPGA1、FPGA2；所述DSP1、DSP2、FPGA3都设置有对应的FLASH模块、DDR3模块，FPGA1、FPGA2都设置有对应的FLASH模块、板到板连接器。
[0005]进一步的，所述FPGA1、FPGA2分别通过LVDS、GTX、LVCMOS连接VPX连接器，以太网模块通过GTX连接VPX连接器，FPGA3通过LVCMOS、CAN、GPIO连接VPX连接器；
[0006]DSP1通过EMIF总线分别与FPGA1、FPGA2互连；
[0007]DSP2通过EMIF总线分别与FPGA1、FPGA2互连；
[0008]FPGA1与FPGA2之间通过16组LVDS接口收发互连，和1组4X GTX高速传输接口互联；
[0009]FPCGA1、FPCA2均对VPX接口提供16组LVDS接口收发、1组4X GTX接口高速传输、56发12收LVCMOS接口相连；
[0010]FPGA1通过12对LVDS接口和36位LVCMOS接口与板到板连接器相连；
[0011]FPGA2通过12对LVDS接口和36位LVCMOS接口与板到板连接器相连；
[0012]FPGA1、FPGA2、FPGA3分别通过两组4X接口接入SRIO交换模块；
[0013]DSP1、DSP2分别以1组4X SRIO接口接入SRIO交换模块；
[0014]SRIO交换芯片提供4组4X SRIO接口与光模块连接；
[0015]FPGA3通过一组SGMII接口接入以太网模块；
[0016]DSP1、DSP2分别1组SGMII接口接入以太网模块；
[0017]以太网模块提供1组1000BASE
‑
T接口和4组SGMII对外接口连接VPX接口模块；
[0018]CAN总线控制器与FPGA3和VPX连接器相连；
[0019]时钟管理模块为系统各模块提供时钟，并受FPGA3控制时钟分配；
[0020]电源管理模块受FPGA3控制电源开断；
[0021]FPGA3以Selectmap接口、8对LVDS接口和9个LVCOMS接口与FPGA1、FPGA2相连；
[0022]FPGA3通过GPIO接口与SPI接口与DSP1、DSP2相连；
[0023]FPGA1、FPGA2、FPGA3、DSP1、DSP2分别连接一Flash模块；DSP1、DSP2和FPGA3分别连接一DDR3模块；
[0024]FPGA1、FPGA2接口相同，管脚分配一致；DSP1、DSP2接口相同，管脚分配一致。
[0025]本专利技术实现异构并行信号运算及处理，外部数据可通过VPX连接器，以太网模块或光模块传输至FPGA处理器模块、DSP处理器模块进行运算，针对算力要求高的应用数据可使用DSP进行运算,针对具有算法硬件可编程的应用数据可使用FPGA进行运算，同时板到板连接模块可支持板载扩展。本专利技术为现代机载高速数字信号处理系统提供一种设计方案。
附图说明
[0026]图1为本专利技术系统连接结构图。
具体实施方式
[0027]本专利技术涉及一种基于VPX标准的多核心异构数字信号处理硬件系统，该系统主要包括FPGA处理器模块、DSP处理器模块、VPX连接器、SRIO交换模块、以太网模块、光模块、电源管理模块、时钟管理模块、存储模块、BMC管理模块、CAN控制器模块、板到板连接模块。其中FPGA处理器模块包含3个FPGA：FPGA1、FPGA2、FPGA3；DSP处理器模块包含两个DSP：DSP1、DSP2；存储模块包含FLASH模块、DDR3模块。外部主机可通过VPX连接器、以太网模块、光模块对FPGA处理器模块、DSP处理器模块进行访问。FPGA处理器模块和DSP处理器模块之间可通过SRIO交换模块进行串行高速数据通信。该系统可实现异构并行信号运算及处理，外部数据可通过VPX连接器，以太网模块或光模块传输至FPGA处理器模块、DSP处理器模块进行运算，针对算力要求高的应用数据可使用DSP进行运算,针对具有算法硬件可编程的应用数据可使用FPGA进行运算，同时板到板连接模块可支持板载扩展。本专利技术为现代机载高速数字
信号处理系统提供一种设计方案。
[0028]主要功能特征：
[0029](1)在线升级功能
[0030]a)FPGA1及FPGA2具备经SRIO总线完成程序的在线升级功能:...
【技术保护点】
【技术特征摘要】
1.一种基于VPX标准的动态可重构多核心异构数字信号处理硬件系统，该系统主要包括FPGA处理器模块、DSP处理器模块、VPX连接器、SRIO交换模块、以太网模块、光模块、电源管理模块、时钟管理模块、存储模块、BMC管理模块、CAN总线控制器、板到板连接模块；其中FPGA处理器模块包含3个FPGA：FPGA1、FPGA2、FPGA3；DSP处理器模块包含两个DSP：DSP1、DSP2；存储模块包含FLASH模块、DDR3模块；所述VPX连接器分别连接：FPGA1、以太网模块、FPGA2、FPGA3、CAN总线控制器；FPGA1、FPGA2、DSP1之间相互连接，FPGA1、FPGA2之间相互连接，FPGA1、FPGA2、DSP2之间相互连接，FPGA1、FPGA2、FPGA3、DSP1、DSP2都连接SRIO交换模块；DSP1、DSP2都与以太网模块连接，FPGA3还要单独连接以太网模块、CAN总线控制器、BMC管理模块、时钟管理模块、电源管理模块、DSP1、DSP2、FPGA1、FPGA2；所述DSP1、DSP2、FPGA3都设置有对应的FLASH模块、DDR3模块，FPGA1、FPGA2都设置有对应的FLASH模块、板到板连接器。2.如权利要求1所述的一种基于VPX标准的多核心异构数字信号处理硬件系统，其特征在于，所述FPGA1、FPGA2分别通过LVDS、GTX、LVCMOS连接VPX连接器，以太网模块通过GTX连接VPX连接器，FPGA3通过LVCMOS、CAN、GPIO连接VPX连接器；DSP1通过EMIF总线分别与FPGA1、FPGA2互连；DSP2通过E...
【专利技术属性】
技术研发人员：彭礼彪，毕东杰，李西峰，李洪，谢永乐，帅萍，唐宇，谢暄，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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