脉冲神经网络芯片架构、芯片及系统技术方案

本发明专利技术公开一种脉冲神经网络芯片架构、芯片及系统，其中脉冲神经网络芯片架构，包括：阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络，所述阈值交叉型数据转换器，用于将输入模拟信号进行时间域上编码，输出模拟信号跨越每一个电压阈值的第一路脉冲信号以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号；事件预检测器，用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间；其中，脉冲神经网络的层间为全连接，第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动，其他层的神经元由前一层的输出脉冲驱动，决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。本发明专利技术可以免去时钟同步，降低功耗，实现终极事件驱动。件驱动。件驱动。

【技术实现步骤摘要】
脉冲神经网络芯片架构、芯片及系统


[0001]本专利技术涉及集成电路
，尤其涉及一种脉冲神经网络芯片架构、芯片及系统。

技术介绍

[0002]随着物联网电子设备越来越多，对物联网芯片的需求也越来越大。对芯片来说，功耗和时延是其性能的重要考量因素。
[0003]事件驱动型芯片因为具有较低的功耗和时延逐渐成为物联网芯片设计的主流。脉冲神经网络(Spiking Neural Network,简称SNN)借鉴人脑处理信息的机制，模拟人脑工作模式，其直接利用神经元的脉冲发放时间作为其输入与输出，充分利用时间信息，具备脉冲稀疏性，同时，脉冲神经元接收到脉冲时，将累计输入至膜电位，当膜电位达到阈值时才进行脉冲发放，即为事件驱动型。由于SNN具备脉冲稀疏性和其本身为事件驱动型，其可以类似于人脑更加高效地进行信息处理，实现低延时、低功耗，因此SNN芯片应用于智能物联网将成为趋势。
[0004]现有的SNN芯片主要是基于全局异步局部同步的方式以保证脉冲流正确处理的数字电路，由于存在局部同步，需要同步时钟，故仍存在额外功耗。

技术实现思路

[0005]本专利技术提供一种脉冲神经网络芯片架构、芯片及系统，可以解决上述技术问题，可以免去时钟同步，降低功耗。
[0006]本专利技术提供的一种脉冲神经网络芯片架构，包括：阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络，所述阈值交叉型数据转换器，用于将输入模拟信号进行时间域上编码，输出模拟信号跨越每一个电压阈值的第一路脉冲信号以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号；所述事件预检测器，用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间；其中，脉冲神经网络的层间为全连接，第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动，其他层的神经元由前一层的输出脉冲驱动，决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。
[0007]本专利技术还提供一种智能物联网芯片，包括系统级芯片、模块级芯片和电路级芯片，其中，系统级芯片包括唤醒芯片和由唤醒芯片基于事件驱动的多个高性能芯片；模块级芯片，包括多个功能处理模块，每个功能处理模块均由事件驱动；电路级芯片采用上述的脉冲神经网络芯片架构。
[0008]本专利技术还提供一种智能物联网系统，包括多个物联网芯片，所述物联网芯片采用上述的脉冲神经网络芯片架构。
[0009]本专利技术通过阈值交叉型数据转换器将输入模拟信号进行时间域上编码形成脉冲作为脉冲神经网络的第一层输入的事件驱动，脉冲神经网络的其他层由前一层输出的脉冲
作为驱动，最后由事件预检测器形成的时间信息确定脉冲神经网络何时输出计算结果，保证芯片电路级也实现事件驱动，从而对整个电路系统来说，完全免去了时钟同步，降低功耗，实现终极事件驱动。
附图说明
[0010]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0011]图1为本专利技术实施例提供一种脉冲神经网络芯片架构示意图；
[0012]图2为图1对应的脉冲神经网络芯片架构示意图；
[0013]图3为本专利技术实施例提供的脉冲神经网络中神经元单元的结构示意图；
[0014]图4为图3中神经元的工作流程图；
[0015]图5为本专利技术实施例提供的决策决定器的结构示意图；
[0016]图6为本专利技术实施例提供的一种树突电路结构示意图；
[0017]图7为图6输入输出时序图。
[0018]图8为本专利技术实施例提供的一种突触电路的结构示意图。
具体实施方式
[0019]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0020]为使本专利技术的技术方案更加清楚，以下结合附图对本专利技术的实施例进行详细说明。
[0021]图1为本专利技术实施例提供一种脉冲神经网络芯片架构示意图，其主要包括对输入信号信息的脉冲采集并进行时域编码，即采用阈值交叉型数据转换器(Level Crossing Analog
‑
to
‑
Digital Converter,LC
‑
ADC)，之后由事件预检测器进行事件筛选检测，生成事件检测窗，最后将时域编码脉冲输入脉冲神经网络，而对应事件检测窗上升沿和下降沿的开始时间和结束时间可用于脉冲神经网络中的控制信号。
[0022]图2为图1对应的脉冲神经网络芯片架构示意图，本实施例中的脉冲神经网络芯片架构包括：阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络，阈值交叉型数据转换器，用于将输入模拟信号进行时间域上编码，输出模拟信号跨越每一个电压阈值的第一路脉冲信号，即脉冲请求信号，以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号，即脉冲方向信号；事件预检测器，用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间；其中，脉冲神经网络的层间为全连接，第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动，其他层的神经元由前一层的输出脉冲驱动，决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。
[0023]本实施例中，如图1所示，输入(input)模拟信号经过LC
‑
ADC后完成时域量化编码，
输出脉冲请求信号Req，其代表ADC进行了一次采样，输出脉冲方向信号Dir，其代表模拟信号变化的方向是增大，若方向是减小，则Dir为零。
[0024]本实施例中，首先是阈值交叉型数据转换器将输入模拟信号进行时间域上编码，形成两路脉冲信号，输入脉冲神经网络，因此，脉冲神经网络的第一层为两个神经元，同时，两路脉冲信号还由事件预检测器进行处理生成开始信号(Start)和结束信号(Stop)，开始信号用于使能脉冲神经网络进行复位，脉冲神经网络开始对复位之后所到来的脉冲进行处理，实现推断功能。当结束信号到来时，脉冲神经网络会产生推断结果，实现智能分类的功能。
[0025]本实施例中脉冲神经网络芯片架构中免去了时钟，通过事件预检测器的开始信号对电路复位，脉冲神经网络运算过程中，第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动，其他层的神经元由前一层的输出脉冲驱动，从而真正实现了电路级异步事件驱动。
[0026]本实施例通过阈值交叉型数据转换器将输入模拟信号进行时间域上编码形成脉冲作为脉冲神经网络的第一层输入的事件驱动，脉冲神经网络的其他层由前一层输出的脉冲作为驱动，最后由事件预检测器形成的时间信息确定脉本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种脉冲神经网络芯片架构，其特征在于，包括：阈值交叉型数据转换器、事件预检测器、决策决定器和至少两层的脉冲神经网络，所述阈值交叉型数据转换器，用于将输入模拟信号进行时间域上编码，输出模拟信号跨越每一个电压阈值的第一路脉冲信号以及模拟信号跨越每一个电压阈值方向的第二路脉冲信号；所述事件预检测器，用于根据第一路脉冲信号和第二路脉冲信号确定事件的开始时间和结束时间；其中，脉冲神经网络的层间为全连接，第一层神经元由阈值交叉型数据转换器的两路脉冲输出信号驱动，其他层的神经元由前一层的输出脉冲驱动，决策决定器根据最后一层神经元的输出脉冲信号输出推断结果。2.根据权利要求1所述的架构，其特征在于，还包括：权重读写模块，用于控制神经元存储的用于神经元计算的权重的读写。3.根据权利要求2所述的架构，其特征在于，脉冲神经网络中每个神经元单元包括树突电路、含有膜电位电容的突触电路、胞体电路和时间规划模块，所述树突电路，用于根据阈值交叉型数据转换器的两路脉冲输出信号或前一层神经元胞体电路的输出脉冲信号生成复位信号和与复位信号不交叠的计算信号；所述突触电路，用于存储权重，并根据存储的权重和树突电路输出执行膜电位电容的电位积累操作，所述权重用于表示神经元之间的连接强度，以数字补码方式存储于突触电路中；所述胞体电路，用于比较膜电位电容的膜电位与脉冲发放阈值电压，确定是否输出脉冲信号；所述时间规划模块，用于根据第一路脉冲信号/第二路脉冲信号或前一层神经元单元输出的使能信号产生时序，以使阈值电压在胞体执行比较操作前存储至阈值电容，以及触发胞体执行比较操作。4.根据权利要求3所述的架构，其特征在于，所述复位信号包括兴奋...

【专利技术属性】
技术研发人员：叶乐，刘影，何为，王志轩，黄如，
申请(专利权)人：浙江省北大信息技术高等研究院，
类型：发明
国别省市：