高速外围组件互连接口装置及其操作方法制造方法及图纸

本公开涉及一种高速外围组件互连(PCIe)接口装置及其操作方法。PCIe接口装置通过链路联接到外部装置，链路包括多个通路，该PCIe接口装置包括：EQ控制器，控制PCIe接口装置执行均衡操作，均衡操作用于确定多个通路中的每一个的发送器设置或接收器设置；以及EQ信息存储装置，存储日志信息和错误信息，日志信息指示针对多个EQ系数中的每一个的均衡操作的尝试数量，错误信息是关于针对多个EQ系数中的每一个的在L0状态中发生的错误，EQ系数包括发送器系数或接收器系数，其中，EQ控制器使用日志信息和错误信息来确定最终EQ系数。息和错误信息来确定最终EQ系数。息和错误信息来确定最终EQ系数。

【技术实现步骤摘要】
高速外围组件互连接口装置及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年5月25日向韩国知识产权局提交的、申请号为10
‑
2021
‑
0067203的韩国专利申请的优先权，该韩国专利申请的全部公开内容通过引用并入本文。


[0003]各个实施例通常涉及一种电子装置，并且更特别地，涉及一种高速外围组件互连(PCIe)接口装置及其操作方法。

技术介绍

[0004]高速外围组件互连(PCIe)涉及一种用于数据通信的具有串行配置的接口。基于PCIe的存储装置可以支持多端口和多功能。基于PCIe的存储装置可以是虚拟化的或非虚拟化的，并且通过至少一个PCIe功能来实现主机I/O命令的服务质量(QoS)。
[0005]存储装置可以在诸如计算机或智能电话的主机装置的控制下存储数据。存储装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。存储器装置可以被划分为易失性存储器装置和非易失性存储器装置。
[0006]易失性存储器装置只要被供应电力就可以保留数据，并且在没有电力的情况下可能丢失所存储的数据。易失性存储器装置的类型可以包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等。
[0007]非易失性存储器装置即使没有电力供应也不会丢失数据。非易失性存储器装置的类型可以包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器等。r/>
技术实现思路

[0008]本公开的各个实施例针对一种能够执行改进的PCIe均衡操作的PCIe接口装置及其操作方法。
[0009]根据实施例，一种高速外围组件互连(PCIe)接口装置通过链路联接到外部装置，链路包括多个通路，该PCIe接口装置可以包括：均衡器控制器(EQ)控制器，控制PCIe接口装置执行均衡操作，均衡操作用于确定多个通路中的每一个的发送器设置或接收器设置；以及EQ信息存储装置，存储日志信息和错误信息，日志信息指示针对多个EQ系数中的每一个的均衡操作的尝试数量，错误信息是关于针对多个EQ系数中的每一个的在L0状态中发生的错误，多个EQ系数包括发送器系数或接收器系数，其中，EQ控制器使用日志信息和错误信息来确定最终EQ系数。
[0010]根据实施例，一种操作PCIe接口装置的方法，PCIe接口装置通过包括多个通路的链路联接到外部装置，该方法可以包括：确定是否存在日志信息，日志信息指示针对多个EQ系数中的每一个的对多个通路测试均衡操作的次数；当日志信息存在时，使用日志信息确定EQ系数来测试均衡操作；根据所确定的EQ系数来执行链路接通；并且存储与所确定的EQ
系数相对应的日志信息以及关于链路接通状态下发生的错误的错误信息。
附图说明
[0011]图1是示出根据本公开的实施例的PCIe计算系统的示图。
[0012]图2是示出根据本公开的实施例的PCIe装置的示图。
[0013]图3是示出根据本公开的实施例的PCIe接口的示图。
[0014]图4是示出根据本公开的实施例的发送器、接收器和通路的示图。
[0015]图5是示出根据本公开的实施例的端口的示图。
[0016]图6是示出根据本公开的实施例的PCIe装置的链路状态的示图。
[0017]图7是示出根据本公开的实施例的均衡操作的示图。
[0018]图8是示出根据本公开的实施例的在均衡操作期间的链路状态改变的示图。
[0019]图9是示出根据本公开的实施例的EQ系数的示图。
[0020]图10是示出根据相关技术的操作执行均衡操作的PCIe接口的方法的示图。
[0021]图11是示出根据本公开的实施例的操作执行均衡操作的PCIe接口的方法的示图。
[0022]图12是示出根据本公开的实施例的EQ系数表的示图。
[0023]图13是示出根据本公开的实施例的PCIe接口的配置的示图。
[0024]图14是示出根据本公开的实施例的操作PCIe接口的方法的示图。
[0025]图15是示出根据本公开的实施例的如何基于所存储的日志信息来确定EQ系数的示图。
具体实施方式
[0026]根据本说明书中公开的构思的实施例的示例的具体结构或功能描述仅用于描述根据该构思的实施例的示例。根据该构思的实施例的示例可以以各种形式来执行。然而，实施方式不限于本说明书中描述的实施例的示例。
[0027]可以根据该构思对实施例的示例进行各种修改和改变，以使得在附图中示出并在说明书中描述实施例的示例。然而，根据本公开的该构思的实施例不被解释为限于特定的公开，并且包括不脱离本公开的精神和技术范围的所有改变方案、等效方案或替代方案。在描述那些实施例时，将省略对本公开所属领域公知的并且与本公开不直接相关的技术的描述。这旨在通过省略不必要的描述来更清楚地公开本公开的要旨。
[0028]下文中，将参照附图详细描述本公开的示例性实施例。
[0029]图1是示出根据本公开的实施例的PCIe计算系统的示图。
[0030]参照图1，PCIe计算系统100可以包括中央处理单元(CPU)110、根联合体(root complex)120、存储器130、交换机140、PCIe端点150_1至150_3、传统端点(legacy endpoint)160_1和160_2以及PCIe至PCI/PCI
‑
X桥170。
[0031]PCIe计算系统100可以是支持使用PCIe接口进行通信的电子装置。PCIe计算系统100可以是个人计算机(PC)、膝上型计算机或移动计算装置。PCIe计算系统100可以包括扩展卡、扩展板、适配器卡、插卡或附属卡。另外，PCIe计算系统100可以包括印刷电路板(PCB)，印刷电路板可插入到PCIe计算系统100的主板上的电子连接器或扩展槽中以通过扩展总线向PCIe计算系统100提供附加功能。另外，PCIe计算系统100可以包括诸如固态驱动
器(SSD)的存储装置，并且可以包括图形卡、网卡或USB卡。
[0032]CPU 110可以电联接到PCIe计算系统100的每个组件并且可以控制PCIe计算系统100的相应操作。更具体地，CPU 110可以驱动操作系统或应用程序以控制联接到CPU 110的硬件或软件的组件，并且可以执行各种类型的数据处理和操作。另外，CPU 110可以执行用于控制PCIe计算系统100的操作的软件或应用。
[0033]根联合体120可以是PCIe互连架构中的根集线器、控制器集线器或根控制器。例如，根联合体120可以包括芯片组、存储器控制器集线器(MCH)、北桥(northbridge)、互连控制器集线器(ICH)、南桥(southbrdige)和根控制器/集线器。另外，根联合体120可以将CPU 110和存储器130连接到I/O层级。根联合体120可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速外围组件互连接口装置即PCIe接口装置，所述PCIe接口装置通过链路联接到外部装置，所述链路包括多个通路，所述PCIe接口装置包括：均衡器控制器即EQ控制器，控制所述PCIe接口装置执行均衡操作，所述均衡操作用于确定所述多个通路中的每一个的发送器设置或接收器设置；以及EQ信息存储装置，存储日志信息和错误信息，所述日志信息指示针对多个EQ系数中的每一个的均衡操作的尝试数量，所述错误信息是关于针对所述多个EQ系数中的每一个的在L0状态中发生的错误，所述多个EQ系数包括发送器系数或接收器系数，其中所述EQ控制器使用所述日志信息和所述错误信息来确定最终EQ系数。2.根据权利要求1所述的PCIe接口装置，其中所述错误包括训练序列错误、有序集错误即OS错误、接收器错误即RX错误、解码错误、同步报头错误和成帧错误中的至少一个。3.根据权利要求2所述的PCIe接口装置，其中所述EQ信息存储装置存储关于在多个通路中的每一个中发生的错误的错误信息。4.根据权利要求1所述的PCIe接口装置，其中所述EQ信息存储装置存储指示针对所述多个通路中的每一个计算的通路裕度的裕度信息。5.根据权利要求1所述的PCIe接口装置，其中所述多个EQ系数中的每一个包括前标、主标和后标的组合。6.根据权利要求1所述的PCIe接口装置，其中当针对预设组合的均衡操作的尝试数量超过针对所述多个EQ系数的第一阈值数量时，所述EQ控制器使用所述日志信息来确定所述最终EQ系数。7.根据权利要求1所述的PCIe接口装置，其中当针对所述多个EQ系数的均衡操作的尝试数量超过第二阈值数量时，所述EQ控制器使用所述错误信息来确定所述最终EQ系数。8.根据权利要求1所述的PCIe接口装置，其中当与三个EQ系数中的每一个相对应的均衡操作的尝试数量超过第三阈值数量时，所述EQ控制器从在所述L0状态的单位时间内发生最少错误的所述多个EQ系数之中确定所述三个EQ系数中的一个作为所述最终EQ系数。9.根据权利要求1所述的PCIe接口装置，其中当联接到所述PCIe接口装置的所述链路重置时，所述EQ控制器使用端口信息来确定在所述链路重置之前是否对所述外部装置执行所述均衡操作，所述端口信息包括全摆幅值即FS值或低频值即LF值。10.根据权利要求1所述的PCIe接口装置，其中当在...

【专利技术属性】
技术研发人员：全勇泰，朴大植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：