利用含Si层对金属栅极进行的接缝填充制造技术

本公开涉及利用含Si层对金属栅极进行的接缝填充。一种方法包括：在半导体区域之上形成虚设栅极堆叠、在虚设栅极堆叠的相反侧上形成外延源极/漏极区域、去除虚设栅极堆叠以形成沟槽、将栅极电介质层沉积得延伸到沟槽中、并且在功函数层之上沉积栅极电介质层。功函数层包括其中的接缝。沉积含硅层以填充接缝。执行平坦化工艺以去除含硅层的多余部分、功函数层的多余部分和栅极电介质层的多余部分。含硅层的剩余部分、功函数层的剩余部分和栅极电介质层的剩余部分形成栅极堆叠。质层的剩余部分形成栅极堆叠。

【技术实现步骤摘要】
利用含Si层对金属栅极进行的接缝填充


[0001]本公开涉及半导体领域，更具体地，涉及利用含Si层对金属栅极进行的接缝填充。

技术介绍

[0002]半导体器件被用于各式各样电子应用中，例如个人计算机、手机、数码相机和其他电子设备。通常通过以下工艺来制造半导体器件：在半导体衬底上按顺序执行沉积绝缘或电介质层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
[0003]半导体行业通过不断减小最小特征尺寸来不断提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定的芯片区域中。然而，随着最小特征尺寸的减小，出现了应解决的其他问题。

技术实现思路

[0004]本公开的第一方面涉及一种方法，包括：在半导体区域之上形成虚设栅极堆叠；在所述虚设栅极堆叠的相反侧形成外延源极/漏极区域；去除所述虚设栅极堆叠，以形成沟槽；沉积栅极电介质层，所述栅极电介质层延伸至所述沟槽中；在所述栅极电介质层之上沉积功函数层，其中，所述功函数层包括接缝；沉积含硅层，以填充所述接缝；并且执行平坦化工艺以去除所述含硅层的多余部分、所述功函数层的多余部分和所述栅极电介质层的多余部分，其中所述含硅层的剩余部分、所述功函数层的剩余部分和所述栅极电介质层的剩余部分形成栅极堆叠。
[0005]本公开的第二方面涉及一种集成电路结构，包括：半导体区域；在所述半导体区域的一侧的源极/漏极区域；以及在所述半导体区域之上的栅极堆叠，所述栅极堆叠包括：栅极电介质；在所述栅极电介质之上的功函数层，其中，所述功函数层包括：在所述栅极电介质之上的底部部分；第一侧壁部分和第二侧壁部分，位于所述底部部分的相反端之上并与之连接；以及含硅层，包括：接触所述第一侧壁部分的第一侧壁；以及接触所述第二侧壁部分的第二侧壁。
[0006]本公开的第三方面涉及一种集成电路结构，包括：半导体区域；在所述半导体区域之上的第一栅极间隔件和第二栅极间隔件；以及在所述半导体区域之上且在所述第一栅极间隔件与所述第二栅极间隔件之间的栅极堆叠，所述栅极堆叠包括延伸至所述第一栅极间隔件与所述第二栅极间隔件之间的中线的含硅层，并且其中，所述含硅层在所述中线处具有峰值硅浓度，并且所述栅极堆叠中的硅浓度在远离所述中线的区域中逐渐降低。
附图说明
[0007]当结合附图阅读下面的详细描述，本公开的各方面将被最好地理解。需要注意的是，根据行业中的标准做法，各种特征并未按比例绘制。事实上，为了讨论的清楚，可以任意放大或缩小各种特征的尺寸。
[0008]图1
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图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图14C、图15A、图15B、图15C、图15D、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图19A、图19B和图19C根据一些实施例示出了形成栅极全环绕(GAA)晶体管的过程中的中间阶段的立体图、截面图和顶视图。
[0009]图20根据一些实施例示出了栅极堆叠中的硅原子百分比和钛原子百分比关于距栅极堆叠中点的距离的函数。
[0010]图21根据一些实施例示出了用于形成GAA晶体管的工艺流。
具体实施方式
[0011]以下公开提供了许多不同的实施例或示例，用于实现本专利技术的不同特征。组件和布置的具体示例在下面被描述以简化本公开。当然，这些仅仅是示例而非旨在进行限制。例如，在以下描述中在第二特征之上或在第二特征上形成第一特征可以包括其中第一特征和第二特征直接接触形成的实施例，并且还可以包括其中附加特征可以形成在第一特征与第二特征之间使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是出于简单和清楚的目的，并且本身并不规定所讨论的各种实施例和/或配置之间的关系。
[0012]此外，为了便于描述，本文中可以使用空间相对术语，例如“下覆”、“之下”、“下方”、“上覆”、“上方”等来描述一个元素或特征与附图中所示的另外(一个或多个)元素或(一个或多个)特征的关系。除了附图中描绘的方位之外，空间相对术语旨在涵盖器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)并且本文使用的空间相对描述词同样可被相应地解释。
[0013]提供了一种形成用于晶体管的替换栅极堆叠的方法和相应晶体管的结构。根据一些实施例，替换栅极堆叠包括通过共形沉积方法形成的功函数层。可以例如通过浸渍工艺形成含硅接缝填充层，以填充功函数层中的接缝。在本公开的描述中，讨论栅极全环绕(Gate All
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Around，GAA)晶体管来解释本公开的概念。本公开的实施例还可以应用于其他类型的晶体管，例如鳍式场效应晶体管(FinFET)、平面晶体管等。本文讨论的实施例将提供示例以使得能够制造或使用本公开的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元素。尽管方法实施例可以被讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
[0014]图1
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图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图15D、图16A、图16B、图17A、图17B、图17C、图17D、图18A、图18B、图18C、图19A、图19B和图19C根据本公开的一些实施例示出了形成一些GAA晶体管的中间阶段的各种视图。相应的工艺也示意性地反映在图21所示的工艺流程中。
[0015]参考图1，示出了晶圆10的立体图。晶圆10包括多层结构，该多层结构包括衬底20上的多层叠堆22。根据一些实施例，衬底20是半导体衬底，该半导体衬底可以是硅衬底、硅锗(SiGe)衬底等，但也可以使用其他衬底和/或结构，诸如绝缘体上半导体(SOI)、应变SOI、
绝缘体上硅锗等。衬底20可以被掺杂为p型半导体，但是在其他实施例中，它可以被掺杂为n型半导体。
[0016]根据一些实施例，通过一系列用于沉积交替材料的沉积工艺来形成多层叠堆22。相应的工艺在图21所示的工艺流200中被示为工艺202。根据一些实施例，多层叠堆22包括由第一半导体材料形成的第一层22A和由不同于第一半导体材料的第二半导体材料形成的第二层22B。
[0017]根据一些实施例，第一层22A的第一半导体材料由下述各项形成或包括下述各项：SiGe、Ge、Si、GaAs、InSb、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb等。根据一些实施例，第一层22A(例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，包括：在半导体区域之上形成虚设栅极堆叠；在所述虚设栅极堆叠的相反侧形成外延源极/漏极区域；去除所述虚设栅极堆叠，以形成沟槽；沉积栅极电介质层，所述栅极电介质层延伸至所述沟槽中；在所述栅极电介质层之上沉积功函数层，其中，所述功函数层包括接缝；沉积含硅层，以填充所述接缝；并且执行平坦化工艺以去除所述含硅层的多余部分、所述功函数层的多余部分和所述栅极电介质层的多余部分，其中所述含硅层的剩余部分、所述功函数层的剩余部分和所述栅极电介质层的剩余部分形成栅极堆叠。2.根据权利要求1所述的方法，其中，沉积所述含硅层包括：将包含所述功函数层的相应晶圆浸渍在含硅工艺气体中。3.根据权利要求1所述的方法，其中，所述含硅层包括硅层。4.根据权利要求1所述的方法，其中，沉积所述含硅层包括：沉积包含硅和金属的化合物层。5.根据权利要求4所述的方法，其中，所述金属选自钛、钽和铝。6.根据权利要求1所述的方法，其中，在沉积所述含硅层与所述平坦化工艺之间，没有额外的导电层被沉积在所述含硅层之上。7.根据权利要求1所述的方法，其中，沉...

【专利技术属性】
技术研发人员：李欣怡，张文，徐志安，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：