基于相位插值器的时钟偏斜校准电路制造技术

本申请公开了一种基于相位插值器的时钟偏斜校准电路，其包括：偏置电压生成电路，根据数模转换电路输出生成超前相位和滞后相位控制信号；至少一级延迟控制电路，每级包括相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元。相位超前单元接收输入时钟信号并根据超前相位和滞后相位控制信号输出相位超前时钟信号到连接单元，第一延迟单元接收输入时钟信号并输出第一延迟时钟信号到连接单元，连接单元输出到第二延迟单元及下级相位超前单元和第一延迟单元。第二延迟单元接收连接单元输出并输出第二延迟时钟信号到相位滞后单元，接收第二延迟时钟信号并根据超前相位和滞后相位控制信号输出相位滞后时钟信号到连接单元。到连接单元。到连接单元。

【技术实现步骤摘要】
基于相位插值器的时钟偏斜校准电路


[0001]本专利技术一般涉及集成电路
，特别涉及一种基于相位插值器的时钟偏斜校准电路。

技术介绍

[0002]时间交织(TI)的模数转换器(ADC)已在高速通信系统中得到广泛采用，从而以合理的功耗实现了准确的数据恢复。TI结构通过放宽每个通道的工作速度来利用功率高效的子ADC，而其固有的通道失配(失调(offset)，增益(gain)和偏斜(skew)误差)限制了总体ADC性能。此外，随着ADC转换速度达到50GHz以上，即使在最先进的工艺技术中，也无法驱动单相高频时钟源作为每个通道ADC的采样时钟。因此，最近的超高速ADC从具有不同相位的多个主时钟源(即，差分相位或正交相位时钟源)生成采样相位，这在TI ADC中引入显著的偏斜误差。

技术实现思路

[0003]本专利技术的目的在于提供一种基于相位插值器的时钟偏斜校准电路，用于校准多个采样时钟之间的偏斜误差，该结构易于设计，面积成本很小，而且由于寄生较小，功率也很小。
[0004]本申请公开了一种基于相位插值器的时钟偏斜校准电路，包括：
[0005]偏置电压生成电路，所述偏置电压生成电路根据数模转换电路的输出生成超前相位控制信号和滞后相位控制信号；
[0006]至少一级延迟控制电路，每一级所述延迟控制电路包括：相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元，所述相位滞后单元与所述第二延迟单元串联之后再与所述相位超前单元和所述第一延迟单元相互并联；所述相位超前单元接收输入时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位超前时钟信号到所述连接单元，所述第一延迟单元接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元、以及下一级延迟控制电路的相位超前单元和第一延迟单元；所述第二延迟单元接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元，所述相位滞后单元接收第二延迟时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位滞后时钟信号到所述连接单元。
[0007]在一个优选例中，所述相位超前单元和所述相位滞后单元各自包括：第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管；所述第一PMOS晶体管的栅极连接到所述超前相位控制信号，源极连接到电源端，漏极连接到所述第二PMOS晶体管的源极；所述第一NMOS晶体管的栅极连接到所述滞后相位控制信号，源极连接到地端，漏极连接到所述第二NMOS晶体管的源极；所述第二PMOS晶体管和所述第二NMOS晶体管的栅极相连作为时钟信号输入端，所述第二PMOS晶体管和所述第二NMOS晶体管的漏极相连作为时钟信号输出端。
[0008]在一个优选例中，每一级所述延迟控制电路中的所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管之间的参数不同，以获得不同的相位超前或相位滞后的时钟信号。
[0009]在一个优选例中，所述参数包括晶体管的沟道宽度和长度。
[0010]在一个优选例中，所述偏置电压生成电路包括第三至第五PMOS晶体管、第三至第四NMOS晶体管、以及第一和第二电阻，所述第三至第五PMOS晶体管的源极连接到电源端，所述第三PMOS晶体管和第四PMOS晶体管的栅极相连并连接到所述数模转换电路，所述第四PMOS晶体管的漏极输出所述滞后相位控制信号并连接到所述第一电阻的一端、以及所述第三和第四NMOS晶体管的栅极，所述第一电阻的另一端连接到所述第三NMOS晶体管的漏极，所述第五PMOS晶体管的漏极连接到所述第二电阻的一端，所述第五NMOS晶体管的栅极连接到所述第二电阻的另一端和所述第四NMOS晶体管的漏极并输出超前相位控制信号。
[0011]在一个优选例中，所述第一延迟单元包括反相器，所述反相器的输入连接到所述输入时钟信号，输出连接到所述连接单元。
[0012]在一个优选例中，所述第二延迟单元包括反相器，所述反相器的输入连接到所述连接单元，输出连接到所述相位滞后单元的输入。
[0013]本申请还公开了一种基于相位插值器的时钟偏斜校准电路，包括：
[0014]偏置电压生成电路，所述偏置电压生成电路根据数模转换电路的输出生成超前相位控制信号和滞后相位控制信号；
[0015]若干个时钟延迟控制支路，每个时钟延迟控制支路具有至少一级延迟控制电路，每一级所述延迟控制电路包括：相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元，所述相位滞后单元与所述第二延迟单元串联之后再与所述相位超前单元和所述第一延迟单元相互并联；所述相位超前单元接收多路输入时钟信号中的一路输入时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位超前时钟信号到所述连接单元，所述第一延迟单元接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元、以及下一级延迟控制电路的相位超前单元和第一延迟单元；所述第二延迟单元接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元，所述滞后相位单元接收第二延迟时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位滞后时钟信号到所述连接单元。
[0016]在一个优选例中，所述时钟偏斜校准电路包括12个时钟延迟控制支路。
[0017]相对于现有技术，本申请的基于连接单元的时钟偏斜校准电路至少具有以下有益效果：
[0018]本申请提出了基于相位插值的新型延迟控制电路。在传统的延迟单元中，延迟是通过改变延迟单元的驱动能力(gm)或负载(电容)来控制的。本申请所提出的电路由N位电流数模转换电路(IDAC)、偏置电压生成电路和延迟控制电路组成。IDAC可以通过偏置电压生成电路改变偏置电压来调整较早的相位(相位超前)路径和较晚的相位(相位滞后)路径输出阻抗，因此输出时钟边沿可以更锐利或更慢。与微调电容等其他结构相比，这种结构易于设计，面积成本很小，而且由于寄生较小，功率也很小。并且该校准电路模块的抖动贡献和功耗是根据具体的时钟偏斜误差大小动态调整，即当存在最小的失配时，本申请所提出的电路产生最小抖动和消耗最小电流。
[0019]本申请的说明书中记载了大量的技术特征，分布在各个技术方案中，如果要罗列出本申请所有可能的技术特征的组合(即技术方案)的话，会使得说明书过于冗长。为了避免这个问题，本申请上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案(这些技术方案均应该视为在本说明书中已经记载)，除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于相位插值器的时钟偏斜校准电路，其特征在于，包括：偏置电压生成电路，所述偏置电压生成电路根据数模转换电路的输出生成超前相位控制信号和滞后相位控制信号；至少一级延迟控制电路，每一级所述延迟控制电路包括：相位超前单元、第一延迟单元、相位滞后单元、第二延迟单元和连接单元，所述相位滞后单元与所述第二延迟单元串联之后再与所述相位超前单元和所述第一延迟单元相互并联；所述相位超前单元接收输入时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位超前时钟信号到所述连接单元，所述第一延迟单元接收所述输入时钟信号并输出第一延迟时钟信号到所述连接单元，所述连接单元输出到所述第二延迟单元、以及下一级延迟控制电路的相位超前单元和第一延迟单元；所述第二延迟单元接收所述连接单元的输出并输出第二延迟时钟信号到所述相位滞后单元，所述相位滞后单元接收第二延迟时钟信号并根据所述超前相位控制信号和滞后相位控制信号输出相位滞后时钟信号到所述连接单元。2.如权利要求1所述的时钟偏斜校准电路，其特征在于，所述相位超前单元和所述相位滞后单元各自包括：第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管；所述第一PMOS晶体管的栅极连接到所述超前相位控制信号，源极连接到电源端，漏极连接到所述第二PMOS晶体管的源极；所述第一NMOS晶体管的栅极连接到所述滞后相位控制信号，源极连接到地端，漏极连接到所述第二NMOS晶体管的源极；所述第二PMOS晶体管和所述第二NMOS晶体管的栅极相连作为时钟信号输入端，所述第二PMOS晶体管和所述第二NMOS晶体管的漏极相连作为时钟信号输出端。3.如权利要求1所述的时钟偏斜校准电路，其特征在于，每一级所述延迟控制电路中的所述第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管之间的参数不同，以获得不同的相位超前或相位滞后的时钟信号。4.如权利要求3所述的时钟偏斜校准电路，其特征在于，所述参数包括晶体管的沟道宽度和长度。5.如权利要求1所述的时钟偏斜校准电路，其特征在于，所述偏置电压生成电路包括第三至第五PMOS晶体管、第三至第四NMOS晶...

【专利技术属性】
技术研发人员：罗鲍，蔡敏卿，李承哲，钟英权，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：