一种屏蔽栅功率MOSFET的终端结构及其制造方法技术

本发明专利技术涉及半导体技术领域，提供一种屏蔽栅功率MOSFET的终端结构及其制造方法，所述屏蔽栅功率MOSFET的终端结构含有P阱区以及N+源区的区域，在常规屏蔽栅功率MOSFET划片槽区域基础上增加一个雪崩耐量增强结构，所述雪崩耐量增强结构包括附加沟槽场氧和附加沟槽多晶硅。通过在常规屏蔽栅功率MOSFET晶圆的划片槽中增加一个附加终端沟槽结构，减少了源区总的雪崩空穴电流的电流强度和电流密度，提高了器件抗雪崩击穿的特性，增大了雪崩耐量EAS，从而提高了器件的可靠性；减少了一次N+光刻，减少了芯片流通时间和芯片制造成本。了芯片流通时间和芯片制造成本。了芯片流通时间和芯片制造成本。

【技术实现步骤摘要】
一种屏蔽栅功率MOSFET的终端结构及其制造方法


[0001]本专利技术涉及半导体
，尤其涉及一种屏蔽栅功率MOSFET的终端结构及其制造方法。

技术介绍

[0002]功率MOSFET最主要的研究方向就是不断降低功耗(包括导通损耗和开关损耗)和提高器件动态性能的坚固性。如今，功率沟槽MOSFET器件已经适用于大多数功率应用电路中，且器件的特性不断接近硅材料的一维极限(表述了器件漂移区特征导通电阻和关断时击穿电压的理论关系)。RESURF技术(Reduced Surface Field)的提出，可令耐压为600V的功率沟槽MOSFET器件超过硅材料的一维极限。同样依据RESURF的工作原理，业界又提出分裂栅(屏蔽栅)型沟槽(Split
‑
Gate Trench)MOSFET器件结构，可在低、中压(20V
‑
300V)范围内，打破硅材料的一维极限，拥有较低的导通损耗，器件性能优越。
[0003]常规屏蔽栅功率MOSFET增大雪崩耐量的方法是：在源区设置一些只有P阱区而没有N+源区的区域(即dummy结构)来提供雪崩空穴电流的通路，以减小元胞雪崩空穴电流大小和电流密度。常规屏蔽栅功率MOSFET的划片槽没有沟槽结构。
[0004]常规屏蔽栅功率MOSFET增大雪崩耐量的方法存在的问题是：只有P阱区而没有N+源区的区域(即dummy结构)由于没有N+源区而不能产生正向电流，因此这些结构的存在会增大芯片面积，提高芯片成本；另外，需要增加N+光刻来进行dummy结构的制作。

技术实现思路

[0005]为了解决上述现有技术中存在的技术问题,本专利技术的主要目的在于提供一种屏蔽栅功率MOSFET的终端结构及其制造方法，将一些只有P阱区而没有N+源区的区域(即dummy结构)改成既有P阱区又有N+源区的区域(即常规元胞结构)，并且在常规屏蔽栅功率MOSFET划片槽区域增加一个雪崩耐量增强结构。
[0006]第一方面，本专利技术提供了一种屏蔽栅功率MOSFET的终端结构，含有P阱区以及N+源区的区域，在常规屏蔽栅功率MOSFET划片槽区域基础上增加一个雪崩耐量增强结构，所述雪崩耐量增强结构为雪崩耐量增强结构沟槽，包括附加沟槽场氧和附加沟槽多晶硅；
[0007]所述屏蔽栅功率MOSFET的终端结构包括N+衬底、N
‑
外延层、终端沟槽场氧化层、P阱、N+源区、介质层、背面金属、附加沟槽场氧化层、正面金属、终端沟槽多晶硅以及附加沟槽多晶硅。
[0008]作为本专利技术的进一步方案，所述雪崩耐量增强结构沟槽设置在屏蔽栅功率MOSFET的终端结构沟槽截止环之外的划片槽中。
[0009]作为本专利技术的进一步方案，当感性电路中的器件关断后发生雪崩时，负载电感产生反向尖峰电压加在器件的漏极上，终端沟槽环上承受耐压，沟槽环产生对雪崩空穴有排斥作用的电场，终端沟槽环的场氧化层周围不产生雪崩空穴。
[0010]作为本专利技术的进一步方案，雪崩耐量增强结构沟槽中的附加型N型多晶硅产生的
电场方向由四周指向附加N型多晶硅。
[0011]作为本专利技术的进一步方案，雪崩耐量增强结构沟槽中的附加N型多晶硅产生的电场作用下，雪崩空穴被吸引在附加沟槽场氧化层的周围。
[0012]作为本专利技术的进一步方案，空穴电流除通过源区泄放外还流向雪崩耐量增强结构沟槽。
[0013]作为本专利技术的进一步方案，雪崩电流流向终端雪崩增强结构后，位于划片槽的附加沟槽环的电场方向为从附加沟槽的周围指向附加沟槽中的N型多晶硅。
[0014]作为本专利技术的进一步方案，当感性电路中的器件关断后，终端雪崩空穴电流一部分向源区流动，进入P阱后向源区金属泄放，另一部分终端雪崩空穴电流在横向电场的作用下被吸附在附加沟槽场氧侧壁和附加沟槽场氧底部。
[0015]作为本专利技术的进一步方案，当感性电路中的器件开启工作后，源区雪崩空穴电流自动消失，从N+源区往下流动的电子电流进入终端划片槽中的区域后，与该区域中的雪崩空穴电流复合后雪崩耐量增强结构周围的剩余雪崩空穴电流消失。
[0016]作为本专利技术的进一步方案，雪崩耐量增强结构沟槽结构为划片槽中等间距的沟槽排列而成。
[0017]第二方面，本专利技术提供了一种屏蔽栅功率MOSFET的终端结构的制造方法，所述制造方法包括以下步骤：
[0018]A、在N+衬底上形成N
‑
外延层；
[0019]B、在N
‑
外延层上进行沟槽光刻和刻蚀，形成沟槽和雪崩耐量增强结构的雪崩耐量增强结构沟槽，在此过程中雪崩耐量增强结构沟槽同步形成；
[0020]C、沟槽侧壁上生长场氧化层和附加沟槽场氧化层，在此过程中附加沟槽场氧化层同步形成；
[0021]D、淀积多晶硅并进行多晶磷扩散，形成N型多晶硅，在此过程中附加沟槽多晶硅同步形成；
[0022]E、多晶光刻与刻蚀，源区形成N型屏蔽栅,终端形成终端沟槽多晶硅，终端沟槽多晶硅是一个整体，未分为上下两段；
[0023]F、形成隔离氧化层：用化学气相淀积的方法淀积氧化膜，再将氧化膜回刻到指定深度的隔离氧化膜厚度，此时隔离氧化层上方的沟槽侧壁没有氧化层；
[0024]G、用热氧化的方法在沟槽的上方形成栅氧化层；
[0025]H、淀积N型多晶硅并进行回刻，形成控制栅；
[0026]I、进行硼注入和扩散形成P阱，再进行砷注入和扩散形成N+源区；
[0027]J、形成介质层，材质是USG层和PSG层；
[0028]K、接触孔光刻和刻蚀形成接触孔，并通过接触孔进行P型高掺杂注入；
[0029]L、正面金属溅射、光刻和刻蚀，形成正面金属；
[0030]M、钝化层淀积、光刻和刻蚀，形成钝化层引线窗口；
[0031]N、金属蒸发，形成背面金属。
[0032]作为本专利技术的进一步方案，在步骤B中，形成沟槽时，沟槽包括源区沟槽和终端沟槽。
[0033]作为本专利技术的进一步方案，本专利技术还可以是在终端最后一个沟槽环和终端沟槽截
止环之外的划片槽中以及划片槽中同时设置终端雪崩耐量增强结构。
[0034]相对于现有技术而言，本专利技术具有以下有益效果：
[0035]本专利技术通过在常规屏蔽栅功率MOSFET晶圆的划片槽中增加一个附加终端沟槽结构，减少了源区总的雪崩空穴电流的电流强度和电流密度，提高了器件抗雪崩击穿的特性，增大了雪崩耐量EAS，从而提高了器件的可靠性。
[0036]本专利技术比常规屏蔽栅功率MOSFET的制作方法减少了一次N+光刻，减少了芯片流通时间和芯片制造成本。
[0037]在同样的芯片面积条件下，本专利技术减小了导通电阻，提高了产品的性能。
[0038]本专利技术的这些方面或其他方面在以下实施例的描述中会更加简明易懂。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0039]为了更清本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种屏蔽栅功率MOSFET的终端结构，其特征在于，含有P阱区以及N+源区的区域，在常规屏蔽栅功率MOSFET划片槽区域基础上增加一个雪崩耐量增强结构，所述雪崩耐量增强结构为雪崩耐量增强结构沟槽(12A)，所述雪崩耐量增强结构包括附加沟槽场氧和附加沟槽多晶硅；所述屏蔽栅功率MOSFET的终端结构包括N+衬底(1)、N
‑
外延层(2)、终端沟槽场氧化层(3)、P阱(7)、N+源区(8)、介质层(9)、背面金属(10)、附加沟槽场氧化层(3A)、正面金属(13)、终端沟槽多晶硅(14)以及附加沟槽多晶硅(14A)。2.根据权利要求1所述的屏蔽栅功率MOSFET的终端结构，其特征在于，所述雪崩耐量增强结构沟槽(12A)设置在屏蔽栅功率MOSFET的终端结构沟槽截止环之外的划片槽中。3.根据权利要求2所述的屏蔽栅功率MOSFET的终端结构，其特征在于，当感性电路中的器件关断后发生雪崩时，负载电感产生反向尖峰电压加在器件的漏极上，终端沟槽环上承受耐压，沟槽环产生对雪崩空穴有排斥作用的电场，终端沟槽环的场氧化层周围不产生雪崩空穴。4.根据权利要求3所述的屏蔽栅功率MOSFET的终端结构，其特征在于，雪崩耐量增强结构沟槽(12A)中的附加N型多晶硅产生的电场作用下，雪崩空穴被吸引在附加沟槽场氧化层(3A)的周围。5.根据权利要求4所述的屏蔽栅功率MOSFET的终端结构，其特征在于，空穴电流除通过源区泄放外还流向雪崩耐量增强结构沟槽(12A)。6.根据权利要求5所述的屏蔽栅功率MOSFET的终端结构，其特征在于，雪崩电流流向终端雪崩增强结构后，位于划片槽的附加沟槽环的电场方向为从附加沟槽的周围指向附加沟槽中的N型多晶硅。7.根据权利要求6所述的屏蔽栅功率MOSFET的终端结构，其特征在于，当感性电路中的器件关断后，终端雪崩空穴电流一部分向源区流动，进入P阱(7)后向源区金属泄放，另一部分终端雪崩空穴电流在横向电场的作用下被吸附在附加沟槽场氧侧壁和附加沟槽场氧底部。...

【专利技术属性】
技术研发人员：李学会，汪之涵，傅俊寅，
申请(专利权)人：深圳基本半导体有限公司，
类型：发明
国别省市：