基于RapidIO协议的高速实时传输实现系统及方法技术方案

本发明专利技术公开了一种基于RapidIO协议的高速实时传输实现系统及方法，包括同时连接源设备和目的设备的数据交换模块，所述数据交换模块包括FPGA芯片，所述源设备与数据交换模块通过串行收发器交互数据，所述数据交换模块与目的设备通过RapidIO接口交互数据，所述串行收发器和RapidIO接口均通过缓存模块与FPGA芯片连接。本发明专利技术系统灵活性高、可扩展性强，便于移植。本发明专利技术可以根据系统需求增减源设备和数据交换模块FPGA之间的接口、数据交换模块FPGA和目的设备之间的接口，通过接口的增减实现数据传输带宽的调节。本发明专利技术兼顾高带宽和实时性，采用多通道进行传输，增加了传输的速度，提高了传输的效率。了传输的效率。了传输的效率。

【技术实现步骤摘要】
基于RapidIO协议的高速实时传输实现系统及方法


[0001]本专利技术涉及信号处理
，具体涉及一种基于RapidIO协议的高速实时传输实现系统及方法。

技术介绍

[0002]RapidIO总线是一种基于包交换的高性能互连总线，适用于芯片到芯片和机箱到机箱连接的互连协议，具有高带宽、高可靠性和低延时的优势，适合于信号实时处理系统内部互连构建，当前采用VPX体系架构的信号处理设备大多采用RapidIO总线为系统互连总线。
[0003]在高速数字信号处理系统中，随着采样率和通道数的提升，信号处理的数据量越来越大，对数据传输的要求越来越高，面对几十乃至数百Gbps的数字信号流，如何实现高速、实时的传输成为制约信号处理系统整体性能提高的瓶颈。
[0004]针对高带宽的数字信号实时处理需求，现有技术采用以DSP/FPGA为核心处理器件的信号处理系统被广泛应用于雷达信号处理、通信基站信号处理等领域。FPGA芯片由于外围IO接口丰富以及强大的并行处理能力，可以在大规模FPGA、DSP节点构成的系统中，开发专用的FPGA程序实现高带宽信号数据流的实时传输。

技术实现思路

[0005]针对现有技术中的上述不足，本专利技术提供的一种基于RapidIO协议的高速实时传输实现系统及方法解决了高速实时数据传输的问题。
[0006]为了达到上述专利技术目的，本专利技术采用的技术方案为：一种基于RapidIO协议的高速实时传输实现系统，包括同时连接源设备和目的设备的数据交换模块，所述数据交换模块包括FPGA芯片，所述源设备与数据交换模块通过串行收发器交互数据，所述数据交换模块与目的设备通过RapidIO接口交互数据，所述串行收发器和RapidIO接口均通过缓存模块与FPGA芯片连接。
[0007]进一步地：所述串行收发器有3个，所述RapidIO接口有2个。
[0008]一种基于RapidIO协议的高速实时传输实现方法，包括以下步骤：
[0009]S1、源设备根据待传输数据流带宽与串行收发器的速率和个数，将待传输数据流拆分，并通过串行收发器发送到数据交换模块；
[0010]S2、数据交换模块上的FPGA芯片收到数据后写入异步缓存中进行时钟域隔离，当所有异步缓存数据非空时，通过系统时钟和控制单元从所有异步缓存中同步读取数据，并根据源设备的拆分规律将数据拼接为一路数据流；
[0011]S3、数据交换模块上的FPGA芯片根据总线数据位宽和RapidIO接口数量对拼接后的数据流进行位宽转换，转换后的数据总线位宽为RapidIO接口数量N*64bit；
[0012]S4、将位宽转换后的数据流拆分为N路64bit总线数据，并写入异步缓存中；
[0013]S5、RapidIO接口读取对应的异步缓存状态，发现缓存非空时根据RapidIO接口空
闲状态对数据进行封装后发送出去；
[0014]S6、目的设备根据事先约定的RapidIO接口顺序将数据流恢复，目的设备根据待传输数据带宽与RapidIO接口的速率和个数将高速数据流拆分并通过RapidIO接口将数据发送到数据交换模块；
[0015]S7、数据交换模块上的FPGA芯片对RapidIO报文进行校验，将正确的数据写入各自的异步缓存中进行时钟域隔离；
[0016]S8、当所有异步缓存数据非空时，通过系统时钟和控制单元从所有异步缓存中同步读取数据，将数据拼接为一路数据流，并根据总线数据位宽与串行收发器速率和个数对拼接后的总线数据进行位宽转换，并将数据拆分后发送到串行收发器接口处理缓存，最后根据串行收发器状态对数据进行读取并封装后发送给源设备。
[0017]进一步地：所述待传输数据流带宽为192bit。
[0018]进一步地：所述串行收发器的速率为64bit，个数为3个。
[0019]进一步地：所述RapidIO接口数量N为2。
[0020]进一步地：所述FPGA芯片采用AURORA协议，所述FPGA芯片通过AURORA接口接收数据。
[0021]本专利技术的有益效果为：
[0022]1、本专利技术系统灵活性高、可扩展性强，便于移植。本专利技术可以根据系统需求增减源设备和数据交换模块FPGA之间的接口、数据交换模块FPGA和目的设备之间的接口，通过接口的增减实现数据传输带宽的调节。
[0023]2、本专利技术兼顾高带宽和实时性，采用多通道进行传输，增加了传输的速度，提高了传输的效率。
附图说明
[0024]图1为本专利技术的系统组成框图；
[0025]图2为本专利技术实施例中位宽转换示意图。
具体实施方式
[0026]下面对本专利技术的具体实施方式进行描述，以便于本
的技术人员理解本专利技术，但应该清楚，本专利技术不限于具体实施方式的范围，对本
的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本专利技术的精神和范围内，这些变化是显而易见的，一切利用本专利技术构思的专利技术创造均在保护之列。
[0027]如图1和图2所示，一种基于RapidIO协议的高速实时传输实现系统，包括同时连接源设备和目的设备的数据交换模块，所述数据交换模块包括FPGA芯片，所述源设备与数据交换模块通过串行收发器交互数据，所述数据交换模块与目的设备通过RapidIO接口交互数据，所述串行收发器和RapidIO接口均通过缓存模块与FPGA芯片连接。
[0028]一种基于RapidIO协议的高速实时数据传输实现方法，包括：同时连接源设备和目的设备的数据交换模块，源设备与数据交换模块通过3个串行收发器交互数据，数据交换模块与目的设备通过2路RapidIO接口交互数据，数据交换模块上包含FPGA芯片，源设备内待发送数据流位宽192bit，将数据等位宽拆分为3路64bit数据流，分别通过串行收发器发送
给数据交换模块，协议可采用AURORA协议；数据交换模块FPGA通过AURORA接口接收到数据后写入各自对应的异步缓存中进行时钟域隔离，当所有异步缓存数据非空时，通过系统时钟和控制单元从所有异步缓存中同步读取数据，将3路64bit数据流合并为1路192bit数据流；数据交换模块FPGA对数据流进行位宽转换，转换为1路128bit数据流后等位宽拆分为2路64bit数据流并写入缓存中；RapidIO接口读取对应的缓存状态，发现缓存非空时根据接口空闲状态对数据进行封装后发送出去；目的设备可以将2路RapidIO数据写入各自对应的异步缓存，当所有异步缓存数据非空时，通过系统时钟和控制单元从2个异步缓存中同步读取数据，将2路64bit数据流合并为1路128bit数据流，最后进行位宽转换，从而实现了源设备发送数据流的完整接收；与此同时，目的设备将待发送数据转换为1路128bit数据流，然后拆分为2路64bit数据流并写入缓存中；目的设备RapidIO接口读取对应的缓存状态，发现缓存非空时根据接口空闲状态对数据进行封装后发送出去；数据交换模块FPGA将接收到2路RapidIO数据写入各自对应的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于RapidIO协议的高速实时传输实现系统，其特征在于，包括同时连接源设备和目的设备的数据交换模块，所述数据交换模块包括FPGA芯片，所述源设备与数据交换模块通过串行收发器交互数据，所述数据交换模块与目的设备通过RapidIO接口交互数据，所述串行收发器和RapidIO接口均通过缓存模块与FPGA芯片连接。2.根据权利要求1所述的基于RapidIO协议的高速实时传输实现系统，其特征在于，所述串行收发器有3个，所述RapidIO接口有2个。3.一种基于RapidIO协议的高速实时传输实现方法，其特征在于，包括以下步骤：S1、源设备根据待传输数据流带宽与串行收发器的速率和个数，将待传输数据流拆分，并通过串行收发器发送到数据交换模块；S2、数据交换模块上的FPGA芯片收到数据后写入异步缓存中进行时钟域隔离，当所有异步缓存数据非空时，通过系统时钟和控制单元从所有异步缓存中同步读取数据，并根据源设备的拆分规律将数据拼接为一路数据流；S3、数据交换模块上的FPGA芯片根据总线数据位宽和RapidIO接口数量对拼接后的数据流进行位宽转换，转换后的数据总线位宽为RapidIO接口数量N*64bit；S4、将位宽转换后的数据流拆分为N路64bit总线数据，并写入异步缓存中；S5、RapidIO接口读取对应的异步缓存状态，发现缓存非空时根据RapidIO...

【专利技术属性】
技术研发人员：王松明，
申请(专利权)人：中国电子科技集团公司第十研究所，
类型：发明
国别省市：