一种输出无毛刺的低占空比误差的时钟信号倍频电路制造技术

本发明专利技术公开了一种输出无毛刺的低占空比误差的时钟信号倍频电路，涉及集成电路技术领域，包括：使能信号控制单元，根据外部输入的使能信号、复位信号和输出控制单元输入的输出使能信号生成使能信号；时钟信号控制单元，根据外部输入的时钟频率信号和使能信号生成时钟信号；倍频信号产生单元，根据时钟信号、使能信号和输出使能信号生成复位信号、比较器信号和倍频输出信号；输出控制单元根据比较器信号和使能信号生成输出使能信号。本发明专利技术中输出使能信号为高电平时，复位信号上升沿触发使能信号控制单元生成使能信号。由于复位信号的触发，使得倍频输出信号能够输出完整的周期信号而不会产生毛刺。不会产生毛刺。不会产生毛刺。

【技术实现步骤摘要】
一种输出无毛刺的低占空比误差的时钟信号倍频电路


[0001]本专利技术涉及集成电路
，具体的说，是一种输出无毛刺的低占空比误差的时钟信号倍频电路。

技术介绍

[0002]在集成电路，特别是大规模的集成系统，如微控制器（MCU），混合信号片上系统（AMS SoC）中，为了优化各模块和子系统的性能和功耗，往往需要在不同模式下使用不同频率的时钟信号。系统通常使用片外晶体振荡器提供一个稳定的时钟频率输入，此频率一般在MHz范围以内，然后在系统内部再根据需求对时钟进行倍频或分频处理。传统的时钟倍频器实现方式通常为：1、采用延时加异或门的方式产生二倍频，延时通常采用RC充放电方式实现。该方法功耗低，但是在高工艺节点下RC时间常数随着工艺角、电压、温度（PVT）的变化将会有超过
±
20%的误差，因此得到的二倍频信号的占空比也将会有超过
±
20%的误差。因此需要加上占空比校正电路，增加了功耗。
[0003]2、基于锁相环的倍频系统，利用负反馈环路产生倍频时钟信号。该方法灵活性高，可产生任意倍频，但涉及大量模拟电路，占用芯片面积较大，功耗较高，在低功耗模式下无法使用。
[0004]且出于减少能耗考虑，系统往往需要在不同模式下使用不同频率的时钟信号，且需要倍频器在通断时，保证输出时钟无毛刺。而现有技术中，系统在进行模式切换时，并不能保证使能信号与时钟信号对齐，往往在输出产生毛刺。

技术实现思路

[0005]本专利技术的目的在于提供一种输出无毛刺的低占空比误差的时钟信号倍频电路，用于解决现有技术中倍频器不同模式切换时不能保证使能信号与时钟信号对齐，往往在输出产生毛刺的问题，以及解决了传统倍频器采用增加占空比校正电路解决误差导致增加功耗的问题。
[0006]本专利技术通过下述技术方案解决上述问题：一种输出无毛刺的低占空比误差的时钟信号倍频电路，包括使能信号控制单元、时钟信号控制单元、倍频信号产生单元和输出控制单元，其中：使能信号控制单元，用于根据外部输入的使能信号DBL_EN、倍频信号产生单元输入的复位信号rst和输出控制单元输入的输出使能信号out_en生成使能信号enp；时钟信号控制单元，用于根据外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp生成时钟信号clkp；倍频信号产生单元，用于根据时钟信号控制单元输入的时钟信号clkp、使能信号控制单元输入的使能信号enp和输出控制单元输入的输出使能信号out_en生成复位信号rst、比较器信号comp_out和倍频输出信号F_OUT；
输出控制单元，用于根据倍频信号产生单元输入的比较器信号comp_out和使能信号控制单元输入的使能信号enp生成输出使能信号out_en。
[0007]只要外部输入的使能信号DBL_EN信号为高，则使能信号控制单元输出的使能信号enp就跟随为高。使能信号enp为高，时钟信号控制单元、倍频信号产生单元和输出控制单元才被使能，电路开始工作。当时钟信号控制单元开始工作后，由外部输入时钟频率信号F_IN产生时钟信号clkp。当倍频信号产生单元开始工作后，会产生复位信号rst和比较器信号comp_out。输出控制单元根据比较器信号comp_out产生输出使能信号out_en。输出使能信号out_en为高时，倍频信号产生单元才输出时钟倍频信号F_OUT。当输出使能信号out_en为高时，DBL_EN信号由高变为低，使能信号enp不会立刻跟随着由高变为低。此时由复位信号rst信号触发使能信号控制单元产生使能信号enp。由于复位信号rst的触发，使得倍频输出信号F_OUT能够输出完整的周期信号而不会产生毛刺。
[0008]所述使能信号控制单元由D触发器DFF1和或门OR构成，所述外部输入的使能信号DBL_EN输入D触发器DFF1的D端，所述倍频信号产生单元产生的复位信号rst输入D触发器DFF1的CLK端，所述输出控制单元产生的输出使能信号out_en输入D触发器DFF1的RSTN端，外部输入的使能信号DBL_EN输入或门OR的一个输入端，或门OR的另一个输入端连接D触发器DFF1的Q端，或门OR生成使能信号enp。
[0009]当输出使能信号out_en为高电平时，复位信号rst上升沿触发D触发器DFF1得到en_dff信号，en_dff信号与外部输入的使能信号DBL_EN相或生成使能信号enp。由于复位信号rst的触发，使得倍频输出信号F_OUT能够输出完整的周期信号而不会产生毛刺。
[0010]所述时钟信号控制单元由D触发器DFF2、与门AND1、与门AND2、与非门NAND1和上拉电阻TIEH1构成，所述外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp分别输入与门AND1的两个输入端，外部输入的时钟频率信号F_IN还输入D触发器DFF2的RSTN端，与门AND1的输出端分别连接与非门NAND1和与门AND2的一个输入端，与非门NAND1的另一个输入端连接D触发器DFF2的QN端，与非门NAND1的输出端连D接触发器DFF2的CLK端，D触发器DFF2的D端通过上拉电阻TIEH1连接电压VDD，D触发器DFF2的Q端连接与门AND2的另一个输入端，与门AND2输出时钟信号clkp。此单元生成的时钟信号clkp可保证其上升沿与外部输入的时钟频率信号F_IN对齐。
[0011]所述倍频信号产生单元由D触发器DFF3、D触发器DFF4、非门INV1、非门INV2、非门INV3、非门INV4、或非门NOR、与门AND3、与门AND4、与非门NAND2、缓冲器BUF1、缓冲器BUF2、传输门TG、比较器COMP、MOS管M1、MOS管M2、MOS管M3、电阻R1、电阻R2、电阻R3、电阻R4、上拉电阻TIEH2和上拉电阻TIEH3和电容C1构成，所述时钟信号控制单元产生的时钟信号clkp输入所述D触发器DFF3的CLK端，时钟信号clkp经过非门INV1后输入D触发器DFF4的CLK端，D触发器DFF3的D端通过上拉电阻TIEH2连接电压VDD，D触发器DFF4的D端通过上拉电阻TIEH3连接电压VDD，D触发器DFF3的Q端和D触发器DFF4的Q端分别连接或非门NOR的两个输入端，或非门NOR的输出端分别连接非门INV2的输入端、MOS管M1和MOS管M2的栅极，MOS管M1的源极接电压AVDD和传输门TG的一个I/O端，传输门TG的另一个I/O端串接电阻R3和电阻R4后接地，电阻R3和电阻R4之间的节点连接比较器COMP的负输入端，传输门TG的负控制端连接非门INV4的输出端和MOS管M3的栅极，传输门TG的正控制端连接非门INV4的输入端和与门AND4的一个输入端，并接收所述使能信号控制单元产生的使能信号enp；MOS管M2的源极接
地，MOS管M1的漏极串接电阻R1、电阻R2后与MOS管M2的漏极连接，电阻R1和电阻R2之间的节点连接电容C1后接地；非门INV2的输出端连接与门AND3的一个输入端，与门AND3的另一个输入端输入输出使能信号本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，包括使能信号控制单元、时钟信号控制单元、倍频信号产生单元和输出控制单元，其中：使能信号控制单元，用于根据外部输入的使能信号DBL_EN、倍频信号产生单元输入的复位信号rst和输出控制单元输入的输出使能信号out_en生成使能信号enp；时钟信号控制单元，用于根据外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp生成时钟信号clkp；倍频信号产生单元，用于根据时钟信号控制单元输入的时钟信号clkp、使能信号控制单元输入的使能信号enp和输出控制单元输入的输出使能信号out_en生成复位信号rst、比较器信号comp_out和倍频输出信号F_OUT；输出控制单元，用于根据倍频信号产生单元输入的比较器信号comp_out和使能信号控制单元输入的使能信号enp生成输出使能信号out_en。2.根据权利要求1所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述使能信号控制单元由D触发器DFF1和或门OR构成，所述外部输入的使能信号DBL_EN输入D触发器DFF1的D端，所述倍频信号产生单元产生的复位信号rst输入D触发器DFF1的CLK端，所述输出控制单元产生的输出使能信号out_en输入D触发器DFF1的RSTN端，外部输入的使能信号DBL_EN输入或门OR的一个输入端，或门OR的另一个输入端连接D触发器DFF1的Q端，或门OR生成使能信号enp。3.根据权利要求1或2所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述时钟信号控制单元由D触发器DFF2、与门AND1、与门AND2、与非门NAND1和上拉电阻TIEH1构成，所述外部输入的时钟频率信号F_IN和使能信号控制单元输入的使能信号enp分别输入与门AND1的两个输入端，外部输入的时钟频率信号F_IN还输入D触发器DFF2的RSTN端，与门AND1的输出端分别连接与非门NAND1和与门AND2的一个输入端，与非门NAND1的另一个输入端连接D触发器DFF2的QN端，与非门NAND1的输出端连D接触发器DFF2的CLK端，D触发器DFF2的D端通过上拉电阻TIEH1连接电压VDD，D触发器DFF2的Q端连接与门AND2的另一个输入端，与门AND2输出时钟信号clkp。4.根据权利要求3所述的一种输出无毛刺的低占空比误差的时钟信号倍频电路，其特征在于，所述倍频信号产生单元由D触发器DFF3、D触发器DFF4、非门INV1、非门INV2、非门INV3、非门INV4、或非门NOR、与门AND3、与门AND4、与非门NAND2、缓冲器BUF1、缓冲器BUF2、传输门TG、比较器COMP、MOS管M1、MOS管M2、MOS管M3、电阻R1、电阻R2、电阻R3、电阻R4、上拉电阻TIEH2和上拉电阻TIEH3和电容C1构成，所述时钟信号控制单元产生的时钟信号clkp输入所述D触发器DFF3的CL...

【专利技术属性】
技术研发人员：张才志，
申请(专利权)人：重庆市安比科技有限公司，
类型：发明
国别省市：