一种多频同步时钟信号发生器制造技术

本实用新型专利技术公开了集成电路技术领域的一种多频同步时钟信号发生器，包括中央处理器和计算机存储器，所述中央处理器的左侧信号输入端与信号接收器的信号输出端电性连接，所述中央处理器的右侧的信号输出端与数据对比器的信号输入端电性连接，本实用新型专利技术结构设计合理，中央处理器和计算机存储器是整个发生器的主体，计算机存储器用来进行数据的存储和译码生产，同时此发生器可以同时进行多组数据的处理，进行多频同步，相对于传统的信号发生器而言，此实用新型专利技术专利的多频同步时钟信号发生器具有更快，更准确和更加稳定的数据处理和展示，此发生器应用范围足够广，可以对于传统的发生器进行替代。发生器进行替代。发生器进行替代。

【技术实现步骤摘要】
一种多频同步时钟信号发生器


[0001]本技术涉及集成电路
，具体为一种多频同步时钟信号发生器。

技术介绍

[0002]时钟发生器是在主板上靠近内存插槽的一块芯片，在主板启动时提供初始化时钟信号，让主板能够启动，在主板正常运行时即时提供各种总线需要的时钟信号，以协调内存芯片的时钟频率，时钟发生器的电子组件，不断产生稳定间隔的电压脉冲，产品中所有的组件将随着这个时钟来同步进行运算动作，简单的说，数字产品必须要有时钟的控制，才能精确地处理数字信号，就好比生物的心跳一样，若时钟不稳定，轻则造成数字信号传送上的失误，重则导致数字设备无法正常运作。
[0003]而目前所用的信号发生器多为石英晶片的晶振，不能多频同时处理，并且安装容易出现浮高和虚焊现象，同时配备的进线型号单一，极为不便，为此，我们提出一种多频同步时钟信号发生器，以便解决上述问题。

技术实现思路

[0004]本技术的目的在于提供一种多频同步时钟信号发生器，以解决上述
技术介绍
中提出的问题。
[0005]为实现上述目的，本技术提供如下技术方案：一种多频同步时钟信号发生器，包括中央处理器和计算机存储器，所述中央处理器的左侧信号输入端与信号接收器的信号输出端电性连接，所述中央处理器的右侧的信号输出端与数据对比器的信号输入端电性连接，所述中央处理器的右侧的信号输出端与数据调整器的信号输入端电性连接，所述中央处理器的底部的信号输出端与信号传输处理器的信号输入端电性连接。
[0006]优选的，所述数据调整器的信号输出端与中央处理器的信号输入端电性连接。
[0007]优选的，所述信号传输处理器与外设进行电性连接。
[0008]优选的，所述中央处理器位于发生器主体的内腔，且所述发生器主体的顶部的左右两侧均匀焊接有焊接锡点，且所述发生器主体的顶部的中间开设有信号线接口，且所述发生器主体的顶部且位于信号线接口的外侧固定装配有复位弹簧圈，且所述发生器主体的顶部且位于信号线接口的左右两侧均焊接有密封锡点。
[0009]优选的，所述中央处理器与计算机存储器电性连接，且所述计算机存储器的信号输入端与输入装置电性连接，且所述计算机存储器的信号输出端与输出装置电性连接，所述计算机存储器与数据存储器电性连接，且所述数据存储器与同步数据处理器电性连接。
[0010]优选的，所述同步数据处理器的信号输出端与计算机存储器的信号输入端电性连接。
[0011]优选的，所述计算机存储器的输入端电性连接有译码器，且所述译码器的输入端电性连接有行地址，所述行地址的输入端电性连接有逻辑控制模块，所述逻辑控制模块与地址寄存器电性连接，且所述地址寄存器与行地址电性连接，且所述译码器的输出端电性
连接有存储列阵，所述存储列阵的输出端电性连接有数据掩码逻辑模块，且所述数据掩码逻辑模块的输出端电性连接有驱动器，且所述驱动器的输出端电性连接有生成器，且所述生成器与计算机存储器电性连接。
[0012]与现有技术相比，本技术的有益效果是：本技术结构设计合理，中央处理器和计算机存储器是整个发生器的主体，计算机存储器用来进行数据的存储和译码生产，同时此发生器可以同时进行多组数据的处理，进行多频同步，相对于传统的信号发生器而言，此技术专利的多频同步时钟信号发生器具有更快，更准确和更加稳定的数据处理和展示，此发生器应用范围足够广，可以对于传统的发生器进行替代，并且提高了连接的稳定性，避免了浮高和虚焊的现象，同时进线口利用复位弹簧圈的设计，使得其可以配备多种直径的信号线，并且利于密封。
附图说明
[0013]图1为本技术一种多频同步时钟信号发生器的连接示意图；
[0014]图2为本技术一种多频同步时钟信号发生器的主体安装详解图；
[0015]图3为本技术一种多频同步时钟信号发生器的信号流转示意图；
[0016]图4为本技术一种多频同步时钟信号发生器的译码驱动详解图。
[0017]图中：1、中央处理器；2、信号接收器；3、数据对比器；4、数据调整器；5、信号传输处理器；6、计算机存储器；7、逻辑控制模块；8、地址寄存器；9、行地址；10、译码器；11、存储列阵；12、数据掩码逻辑模块；13、驱动器；14、生成器；101、发生器主体；102、焊接锡点；103、密封锡点；104、复位弹簧圈；105、信号线接口；601、输入装置；602、输出装置；603、数据存储器；604、同步数据处理器。
具体实施方式
[0018]下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
[0019]请参阅图1和图3，本技术提供一种技术方案：一种多频同步时钟信号发生器，包括中央处理器1和计算机存储器6，中央处理器1的左侧信号输入端与信号接收器2的信号输出端电性连接，中央处理器1的右侧的信号输出端与数据对比器3的信号输入端电性连接，中央处理器1的右侧的信号输出端与数据调整器4的信号输入端电性连接，中央处理器1的底部的信号输出端与信号传输处理器5的信号输入端电性连接，中央处理器1负责整个流程信号的处理；
[0020]请参阅图1和图3，数据调整器4的信号输出端与中央处理器1的信号输入端电性连接；
[0021]请参阅图1和图3，信号传输处理器5与外设进行电性连接；
[0022]请参阅图1和图2，中央处理器1位于发生器主体101的内腔，且发生器主体101的顶部的左右两侧均匀焊接有焊接锡点102，且发生器主体101的顶部的中间开设有信号线接口105，且发生器主体101的顶部且位于信号线接口105的外侧固定装配有复位弹簧圈104，且
发生器主体101的顶部且位于信号线接口105的左右两侧均焊接有密封锡点103；
[0023]请参阅图1和图3，中央处理器1与计算机存储器6电性连接，且计算机存储器6的信号输入端与输入装置601电性连接，且计算机存储器6的信号输出端与输出装置602电性连接，计算机存储器6与数据存储器603电性连接，且数据存储器603与同步数据处理器604电性连接，数据进行存储和同步设置，然后进行展示；
[0024]请参阅图1和图3，同步数据处理器604的信号输出端与计算机存储器6的信号输入端电性连接；
[0025]请参阅图1、图3和图4，计算机存储器6的输入端电性连接有译码器10，且译码器10的输入端电性连接有行地址9，行地址9的输入端电性连接有逻辑控制模块7，逻辑控制模块7与地址寄存器8电性连接，且地址寄存器8与行地址9电性连接，且译码器10的输出端电性连接有存储列阵11，存储列阵11的输出端电性连接有数据掩码逻辑模块12，且数据掩码逻辑模块12的输出端电性连接有驱动器13，且驱动器13的输出端电性连接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多频同步时钟信号发生器，包括中央处理器(1)、发生器主体(101)和计算机存储器(6)，其特征在于：所述中央处理器(1)的左侧信号输入端与信号接收器(2)的信号输出端电性连接，所述中央处理器(1)的右侧的信号输出端与数据对比器(3)的信号输入端电性连接，所述中央处理器(1)的右侧的信号输出端与数据调整器(4)的信号输入端电性连接，所述中央处理器(1)的底部的信号输出端与信号传输处理器(5)的信号输入端电性连接；所述中央处理器(1)位于发生器主体(101)的内腔，且所述发生器主体(101)的顶部的左右两侧均匀焊接有焊接锡点(102)，且所述发生器主体(101)的顶部的中间开设有信号线接口(105)，且所述发生器主体(101)的顶部且位于信号线接口(105)的外侧固定装配有复位弹簧圈(104)，且所述发生器主体(101)的顶部且位于信号线接口(105)的左右两侧均焊接有密封锡点(103)；所述中央处理器(1)与计算机存储器(6)电性连接，且所述计算机存储器(6)的信号输入端与输入装置(601)电性连接，且所述计算机存储器(6)的信号输出端与输出装置(602)电性连接，所述计算机存储器(6)与数据存储器(603)电性连接，且所述数据存储器(...

【专利技术属性】
技术研发人员：董璐，吴炜，
申请(专利权)人：深圳市中强电子有限公司，
类型：新型
国别省市：