无损伤异步数据准同步传输装置制造方法及图纸

本实用新型专利技术公开了一种无损伤异步数据准同步传输装置。它涉及通信领域中异步数据的准同步传输、异步数据准同步传输的中继及相互转发的处理装置。它由异步接收器、发送缓存器、同步发送器、同步复接器、同步分接器、写控制逻辑模块、去滑码缓存器、读控制逻辑模块、同步接收器、接收缓存器、异步发送器组成。它发端实现串行异步数据到同步数据的转换，以及复接功能；收端实现异步数据的准同步接收和同步数据到串行异步数据的转换，实现了串行异步数据在准同步链路中传输的功能。本实用新型专利技术采用大规模可编程数字逻辑器件实现，具有集成化程度高、电路简单、体积小、使用方便、性能稳定可靠等优点。特别适用于作串行异步数据信息在准同步信道中传输的通信装置。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种无损伤异步数据准同步传输装置，发端由异步接收器（２）、缓存器（３）、同步发送器（４）、同步复接器（５）组成，收端由同步分接器（９）、异步发送器（１０）、缓存器（１１）、同步接收器（１２）组成，还包括电源（１３），其特征在于：收端还包括读控制逻辑模块（６）、缓存器（７）、写控制逻辑模块（８），其中发端异步接收器（２）的输入端口１连接外部的异步数据发送装置，异步接收器（２）的输出端口２依次串接缓存器（３）、同步发送器（４）、同步复接器（５）后与输出端口Ａ连接；同步复接器（５）的输出端口３分别与同步发送器（４）输入端口３、缓存器（３）的输入端口４并接，同步复接器（５）的输出端口４分别与缓存器（３）的输入端口３、异步接收器（２）的输入端口３并接；收端输入端口Ｂ与同步分接器（９）的输入端口２连接，同步分接器（９）的输出端口１依次串接写控制逻辑模块（８）、缓存器（７）、读控制逻辑模块（６）、同步接收器（１２）、缓存器（１１）、异步发送器（１０）后与外部的异步数据接收装置连接；同步分接器（９）的时钟输出端口３分别与写控制逻辑模块（８）的时钟输入端口３、缓存器（７）的时钟输入端口４并接，同步分接器（９）的时钟输出端口４分别与读控制逻辑模块（６）的时钟输入端口３和缓存器（７）的时钟输入端口３并接，同步分接器（９）的时钟输出端口５分别与同步接收器（１２）的时钟输入端口３和缓存器（１１）的时钟输入端口４并接，同步分接器（９）的时钟输出端口６分别与异步发送器（１０）的时钟输入端口３和缓存器口（１１）的时钟输入端３并接；电源（１３）的＋Ｖ电源端分别与各模块电源端口连接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：刘利强，董占强，陈西宏，
申请(专利权)人：中国电子科技集团公司第五十四研究所，
类型：实用新型
国别省市：13[中国|河北]