具有同时异步读写的缓冲器制造技术

本发明专利技术涉及通信中的数据码数调整装置中使用的缓冲器器件，特别是指用单端口ＲＡＭ小块的组合代替双端口ＲＡＭ构成具有同时异步读写的缓冲器，包括存储器、比较器和译码器，其特征在于还设有Ｍ个选择器、与门和２Ｍ个三态门，其中译码器是读地址高Ａｈ位译码器和写地址高Ａｈ位译码器，选择器是２选１选择器，存储器由Ｍ个单端口ＲＡＭ小块组成。由它组成码速调整模块更能与其它模块有机结合，用于数据传输系统，可降低系统成本。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

【技术保护点】
一种可同时异步读写的缓冲器，包括存储器１、比较器２和译码器３，其特征在于还设有Ｍ个选择器４、与门５和２Ｍ个三态门６，其中译码器３是读地址高Ａｈ位译码器和写地址高Ａｈ位译码器，选择器４是２选１选择器，存储器１由Ｍ个单端口ＲＡＭ小块组成；写地址总线ＡＷ中低ＡＩ位连接选择器４的“１”端，读地址总线ＡＲ中低ＡＩ位连接选择器４的“０”端，写地址总线ＡＷ中高Ａｈ位接写地址高Ａｈ译码器３的输入端，其Ｍ个译码输出端分别接Ｍ个选择器４的控制端和Ｍ个三态门６的控制端，Ｍ个选择器４的输出端对接Ｍ个ＲＡＭ小块的地址输入端；写地址高Ａｈ位译码器３的Ｍ个译码输出端分别接Ｍ个与门５的输入端，与门５的另一输入端与写／读信号连接，与门５的输出端接ＲＡＭ小块写／读控制端；读地址总线ＡＲ中高Ａｈ位接读地址高Ａｈ位译码器３的输入端，其Ｍ个译码输出端分别与Ｍ个三态门６的控制端连接，Ｍ个三态门６的输入端对应与Ｍ个ＲＡＭ小块的数据端连接，三态门６的输出至读取数据总线ＤＲ；写入数据总线ＤＷ与Ｍ个三态门３的输入端连接，Ｍ个三态门３的输出端对应与Ｍ个ＲＡＭ小块的数据端连接；写地址总线ＡＷ中高Ａｈ位接比较器２的Ｐ输入端，读地址总线ＡＲ中高Ａｈ位接比较器２的Ｑ输入端，比较器２的输出接读写冲突指示。...

【技术特征摘要】

【专利技术属性】
技术研发人员：徐元欣，王匡，袁雪芬，
申请(专利权)人：国家科学技术委员会高技术研究发展中心，
类型：发明
国别省市：11[中国|北京]