一种带隙基准结构制造技术

本申请涉及半导体集成电路技术领域，尤其涉及一种带隙基准结构；包括：运算放大器电路、基准电路、偏置电路以及启动电路，基准电路与运算放大器电路连接，用于产生精准的PTAT电流，并使得放大器电路的输入电压满足运算放大器电路的最低输入电压阈值要求，偏置电路与基准电路连接，用于为基准电路提供偏置电压。本申请有助于减少因输入电压太低而导致运算放大器不能正常工作的风险。大器不能正常工作的风险。大器不能正常工作的风险。

【技术实现步骤摘要】
一种带隙基准结构


[0001]本申请涉及半导体集成电路
，尤其涉及一种带隙基准结构。

技术介绍

[0002]带隙基准，英文Bandgap voltage reference，常常有人简单地称它为Bandgap。最经典的带隙基准是利用一个具有正温度系数的电压与具有负温度系数的电压之和，二者温度系数相互抵消，实现与温度无关的电压基准，因为其基准电压与硅的带隙电压差不多，因而称为带隙基准。
[0003]传统技术中，带隙基准电路中运算放大器使用的参考电流是通过自偏置电路单独提供，偏置电流与带隙基准环路无关。相关技术中，如图1所示，则是通过全局一体化偏置，在运放输出通过调节P0,P1,P2电流的同时，调节其自身的偏置电流，通过提高运算放大器的增益、增大电流镜PMOS管的长度以及加入MOS低通滤波器，实现了高PSRR的特性。
[0004]但是，专利技术人认为，相关技术中的全局一体化偏置的带隙基准电路中，如果为了实现低功耗，降低带隙基准的电流消耗的话，运算放大器的输入电压会降低至最低输入共模电平以下，会有运算放大器不能正常工作的风险，最本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准结构，其特征在于，包括：运算放大器电路(1)、基准电路(2)、偏置电路(3)以及启动电路(4)，所述偏置电路(3)与所述基准电路(2)连接，用于为所述基准电路(2)提供偏置电压，并抬高运算放大器的输入电压，所述基准电路(2)与所述运算放大器电路(1)连接，用于产生精准的PTAT电流，并使得所述放大器电路的输入电压满足所述运算放大器电路(1)的最低输入电压阈值要求。2.根据权利要求1所述的一种带隙基准结构，其特征在于，所述基准电路(2)包括第五PMOS管P4、第六PMOS管P5、第七PMOS管P6、第一电阻R0、第二电阻R1、第三电阻R2、第四电阻R3、第一三极管Q0以及第二三极管Q1；所述第五PMOS管P4、所述第六PMOS管P5以及所述第七PMOS管P6的源极均与电源电压VDD连接，所述第五PMOS管P4、所述第六PMOS管P5以及所述第七PMOS管P6的栅极相互连接，并与所述运算放大器电路(1)连接；所述第五PMOS管P4的漏极与所述第一三极管Q0的发射极以及所述运算放大器电路(1)连接；所述第六PMOS管P5的漏极与所述第一电阻R0的一端以及所述运算放大器电路(1)连接，所述第一电阻R0的另一端连接于所述第二三极管Q1的发射极，所述第二三极管Q1的基极与所述第一三极管Q0的基极连接，所述第二三极管Q1的集电极与所述第一三极管Q0的集电极均与地线GND连接；所述第七PMOS管P6的漏极与所述第四电阻R3的一端以及所述偏置电路(3)连接，所述第四电阻R3的另一端与所述第二三极管Q1的集电极连接；所述第二电阻R1的一端连接于所述第一三极管Q0的发射极，所述第二电阻的另一端连接于所述第一三极管Q0的基极；所述第三电阻R2的一端与所述第六PMOS管的漏极连接，所述第三电阻R2的另一端与所述第二三极端Q1的基极连接。3.根据权利要求2所述的一种带隙基准结构，其特征在于，所述运算放大器电路(1)包括运放模块(5)和偏置模块(6)，所述偏置模块(6)与所述运放模块(5)连接，以用于为所述运放模块(5)提供偏置电压。4.根据权利要求3所述的一种带隙基准结构，其特征在于，所述运放模块(5)包括第一NMOS管N0、第二NMOS管N1、第三NMOS管N2、第一PMOS管P0和第二PMOS管P1，所述第一PMOS管P0与所述第二PMOS管P1的源极分别与电源电压VDD连接，所述第一PMOS管P0的栅极和漏极以及所述第二PMOS管P1的栅极相互连接，所述第一PMOS管P0的漏极与所述第二NMOS管N1的漏极连接，所述第二NMOS管N1的栅极与所述第五PMOS管P4的漏极连接；所述第二PMOS管P1的漏极与所述第一NMOS管N0的漏极以及所述偏置模块(6)连接，所述第一NMOS管N0的栅极与所述第六PMOS管P5的漏极连接，所...

【专利技术属性】
技术研发人员：顾明，冒鑫，黄达良，薛恺，王秀芬，皮蓓蓓，
申请(专利权)人：上海锐星微电子科技有限公司，
类型：发明
国别省市：