用于并行正弦和余弦确定的硬件制造技术

本文中描述了用于进行并行正弦和余弦确定的硬件的装置和技术。可获得表示从原点到单位圆的线的角度的第一位序列。确定所述线的所述单位圆的象限，并将所述第一位序列的两个最低有效位替换为所述象限的编码，将所述角度转换为基象限角度，并对第二位序列(源自所述第一位序列)的一部分执行正弦和余弦操作以在所述基象限中创建中间正弦和余弦解。然后，使用所述第一位序列中的象限编码根据中间解在所述象限中创建最终正弦和余弦解。述象限中创建最终正弦和余弦解。述象限中创建最终正弦和余弦解。

【技术实现步骤摘要】
用于并行正弦和余弦确定的硬件
[0001]关于政府支持的声明
[0002]本专利技术是在政府支持下根据DARPA授予的第HR0011
‑
19
‑3‑
0002号协议完成的。政府享有本专利技术中的某些权利。
[0003]优先权主张
[0004]本专利申请根据35U.S.C.
§
119要求标题为“用于并行正弦和余弦确定的硬件(HARDWARE FOR CONCURRENT SIN AND COSINE DETERMINATION)”且于2021年3月30日提交的第63/168,116号美国临时申请的优先权，所述申请的全部内容特此以引用的方式并入本文中。


[0005]本公开涉及用于并行正弦和余弦确定的硬件。

技术介绍

[0006]例如冯诺伊曼(Von Neumann)架构的各种计算机架构常规地使用用于数据的共享存储器、用于存取共享存储器的总线、算术单元以及程序控制单元。然而，在处理器与存储器之间移动数据可能需要大量时间和能量，这进而可能约束计算机系统的性能和容量。鉴于这些限制，需要新计算架构和装置来推动计算性能超出晶体管规模的实践(即，摩尔定律(Moore's Law))。

技术实现思路

[0007]一方面，本公开提供一种设备，其包括：用于第一通道的第一端口，所述第一通道具有位宽度；用于第二通道的第二端口，所述第二通道具有与所述第一通道相同的宽度，其中所述设备是混合线程结构(HTF)的部分，并且其中所述第一通道和所述第二通道是所述HTF的通道；以及处理电路系统，其配置成：从所述第一端口获得表示从原点到单位圆的线的角度的第一位序列；确定所述线的所述单位圆的象限；将所述第一位序列的两个最低有效位替换为所述象限的编码；在与所述第一位序列长度相同的第二位序列中，将所述角度减小到基象限角度；对所述第二位序列的一部分执行正弦和余弦操作，以在所述基象限中创建中间正弦解和中间余弦解；在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码，以在所述象限中创建最终正弦解和最终余弦解；以及输出表示所述最终正弦解和所述最终余弦解的第三位序列，其中所述第三位序列与所述第一位序列的所述长度相等，其中所述第三位序列在所述第二端口上输出，并且其中所述HTF的所有通道的宽度与所述第一位序列相等。
[0008]另一方面，本公开进一步提供一种包含指令的机器可读媒体，所述指令在由处理电路系统执行时使所述处理电路系统执行包括以下各项的操作：获得表示从原点到单位圆的线的角度的第一位序列，其中所述处理电路系统是混合线程结构(HTF)的部分，其中所述第一位序列从所述HTF的第一通道获得；确定所述线的所述单位圆的象限；将所述第一位序
列的两个最低有效位替换为所述象限的编码；在与所述第一位序列长度相同的第二位序列中，将所述角度减小到基象限角度；对所述第二位序列的一部分执行正弦和余弦操作以在所述基象限中创建中间正弦解和中间余弦解；在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码，以在所述象限中创建最终正弦解和最终余弦解；以及输出表示所述最终正弦解和所述最终余弦解的第三位序列，其中所述第三位序列与所述第一位序列的所述长度相等，其中所述第三位序列在所述HTF的第二通道上输出，并且其中所述HTF的所有通道的宽度与所述第一位序列相等。
附图说明
[0009]为容易地识别对任何特定元件或动作的论述，附图标记中的一或多个最高有效数字指的是首次介绍所述元件的图号。
[0010]图1大体上示出根据实施例的在存储器计算系统的上下文中的第一存储器计算装置的第一实例。
[0011]图2大体上示出根据实施例的存储器计算装置的存储器子系统的实例。
[0012]图3大体上示出根据实施例的用于存储器控制器的可编程原子单元的实例。
[0013]图4示出根据实施例的存储器计算装置的混合线程处理器(HTP)加速器的实例。
[0014]图5示出根据实施例的存储器计算装置的混合线程结构(HTF)的表示的实例。
[0015]图6示出根据实施例的具有与正弦和余弦的角度和象限关系的单位圆。
[0016]图7示出根据实施例的穿过用于并行正弦和余弦确定的硬件的具有固定宽度值的数据流的实例。
[0017]图8A大体上示出根据实施例的小芯片系统的实例。
[0018]图8B大体上示出展示来自图8A的实例的小芯片系统中的各种组件的框图。
[0019]图9大体上示出根据实施例的用于存储器计算装置的基于小芯片的实施方案的实例。
[0020]图10示出根据实施例的存储器计算装置小芯片的实例平铺(tiling)。
[0021]图11是根据实施例的硬件进行并行正弦和余弦确定的方法的实例的流程图。
[0022]图12示出实例机器的框图，可利用所述机器、在所述机器中或通过所述机器实施本文中所论述的任何一或多种技术(例如，方法)。
具体实施方式
[0023]可利用材料、装置和集成技术中的最新进展来提供以存储器为中心的计算拓扑。这类拓扑可实现例如用于受大小、重量或功率要求约束的应用的计算效率和工作负荷处理量的进展。拓扑可用于促进存储器或其它数据存储元件附近或内部的低时延计算。方法可尤其非常适合于利用稀疏查找的各种计算密集操作，例如在变换计算(例如，快速傅立叶变换计算(FFT))中，或在例如神经网络或人工智能(AI)、财务分析或模拟或模型化的应用中，所述模拟或模型化例如用于计算流体动力学(CFD)、工程师用增强型声学模拟器(EASE)、以集成电路为重心的模拟程序(SPICE)等。
[0024]本文中所论述的系统、装置和方法可包含或使用具有处理器或处理能力的存储器计算系统，所述处理器或处理能力提供于存储器或数据存储组件中、附近或与存储器或数
据存储组件集成。这类系统在本文中通常被称为近存储器计算(compute
‑
near
‑
memory，CNM)系统。CNM系统可为基于节点的系统，其中系统中的各个节点使用系统规模结构耦合。尤其在预期高高速缓存未命中速率的环境中，每一节点可包含或使用专用或通用处理器以及用户可存取加速器(具有用以促进密集操作的自定义计算结构)。
[0025]在实例中，CNM系统中的每一节点可具有一或多个主机处理器。在每一节点内，专用混合线程处理器可占用芯片上网络的离散端点。混合线程处理器可对系统的特定节点中的存储器中的一些或全部进行存取，或混合线程处理器可经由系统规模结构对跨多个节点的网络的存储器进行存取。每一节点处的自定义计算结构或混合线程结构可具有其自身的处理器或加速器，且可在比混合线程处理器更高的带宽下操作。近存储器计算系统中的不同节点可不同地配置，例如具有不同计算能力、不同类型的存储器、不同接口或其它差异。然而，节点可共同耦合以共享所定义地址空间内的数据和计算资源。
[0026]在实例中，近存储器计算系统或系统本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，其包括：用于第一通道的第一端口，所述第一通道具有位宽度；用于第二通道的第二端口，所述第二通道具有与所述第一通道相同的宽度，其中所述设备是混合线程结构HTF的部分，并且其中所述第一通道和所述第二通道是所述HTF的通道；以及处理电路系统，其配置成：从所述第一端口获得表示从原点到单位圆的线的角度的第一位序列；确定所述线的所述单位圆的象限；将所述第一位序列的两个最低有效位替换为所述象限的编码；在与所述第一位序列长度相同的第二位序列中，将所述角度减小到基象限角度；对所述第二位序列的一部分执行正弦和余弦操作，以在所述基象限中创建中间正弦解和中间余弦解；在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码，以在所述象限中创建最终正弦解和最终余弦解；以及输出表示所述最终正弦解和所述最终余弦解的第三位序列，其中所述第三位序列与所述第一位序列的所述长度相等，其中所述第三位序列在所述第二端口上输出，并且其中所述HTF的所有通道的宽度与所述第一位序列相等。2.根据权利要求1所述的设备，其中所述象限是第一象限，并且其中为了在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码以创建最终正弦解和最终余弦解，所述处理电路系统配置成：使用所述中间正弦解作为所述最终正弦解；以及使用所述中间余弦解作为所述最终余弦解。3.根据权利要求1所述的设备，其中所述象限是第二象限，并且其中为了在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码以创建最终正弦解和最终余弦解，所述处理电路系统配置成：使用所述中间余弦解的反解作为所述最终正弦解；以及使用所述中间正弦解的反解作为所述最终余弦解。4.根据权利要求1所述的设备，其中所述象限是第三象限，并且其中为了在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码以创建最终正弦解和最终余弦解，所述处理电路系统配置成：使用所述中间正弦解的反解作为所述最终正弦解；以及使用所述中间余弦解作为所述最终余弦解。5.根据权利要求1所述的设备，其中所述象限是第四象限，并且其中为了在所述中间正弦解和所述中间余弦解上使用所述第一位序列中的所述象限的所述编码以创建最终正弦解和最终余弦解，所述处理电路系统配置成：使用所述中间正弦解作为所述最终正弦解；以及使用所述中间余弦解的反解作为所述最终余弦解。6.根据权利要求1所述的设备，其中所述HTF的所述第一通道或所述第二通道直接连接到所述HTF中的拼片或连接到混合线程处理器HTP。
7.根据权利要求6所述的设备，其中所述HTF被包含在包含所述HTP的存储器计算装置中。8.根据权利要求7所述的设备，其中所述存储器计算装置被包含在近存储器计算系统的存储器计算节点中。9.根据权利要求1所述的设备，其中所述第一位序列具有64个位。10.根据权利要求1所述的设备，其中所述第二位序列的所述部分的位长度是所述第一位序列的位长度的一半。11.根据权利要求10所述的设备，其中所述第二位序列的所述部分具有32个位。12.根据权利要求11所述的设备，其中为了对所述第二位序列的所述部分执行所述正弦和余弦操作以在所述基象限中创建中间正弦解和中间余弦解，所述处理电路系统配置成：将所述第二位序列从双精度转换成浮点，并将其存储在64位值的第一部分中；将所述浮点存储到所述64位值的第二部分；对所述64位值的所述第一部分执行所述正弦操作；以及对所述64位值的所述第二部分执行所述余弦操作。13.根据权利要求12所述的设备，其中所述正...

【专利技术属性】
技术研发人员：D，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：