一种芯片及其制备方法技术

一种芯片及其制备方法，该方法包括：制备底膜；在所述底膜表面生长第一金属膜；以及在所述第一金属膜表面生长第二金属膜；其中，制备所述第一金属膜的第一金属的抗氧化性大于制备所述底膜的金属的抗氧化性；其中，所述底膜和所述第一金属膜在同一薄膜生长设备中制得，所述第二金属膜与所述底膜在不同薄膜生长设备中制得。其在不需要离子清洗或较短时间离子清洗的情况下实现金属膜和底膜的良好电接触。且芯片上的光刻胶不会受离子的轰击或只有较少的轰击，光刻胶不会因为变性而难以剥离，残留在芯片上。残留在芯片上。残留在芯片上。

【技术实现步骤摘要】
一种芯片及其制备方法


[0001]本申请涉及量子计算芯片
，具体涉及一种芯片及其制备方法。

技术介绍

[0002]目前，传统的半导体工业发展已经很成熟，如半导体量子芯片在相干时间和操控精度上一旦突破容错量子计算的阈值，有望集成传统半导体工业的现有成果，大大节省开发成本。所谓量子芯片就是将量子线路集成在基片上，进而承载量子信息处理的功能。在量子物理领域，保持好的量子相干性至关重要，它决定着量子门操控的保真度、量子电路的深度等一系列量子计算机核心性能问题。
[0003]延长量子比特的相干时间一直是各国技术竞赛的焦点，延长量子比特的相干时间需要不断优化材料生长和微加工制备工艺，主要包括高质量薄膜的生长、刻蚀边界的优化、表面和界面的处理。其中表面和界面的处理主要是采用离子清洗等方法。采用离子清洗法去除底膜的氧化层后，再生长金属薄膜，可降低金属膜和底膜之间的接触电阻。金属膜和底膜之间的接触电阻越小，芯片界面的能量损耗就少，比特的相干时间就会变长。

技术实现思路

[0004]本申请旨在提供一种芯片及其制备方法，能够兼顾小的接触电阻和无残胶的问题。
[0005]根据本申请的一方面，提供一种芯片的制备方法，包括：
[0006]制备底膜；
[0007]在所述底膜表面生长第一金属膜；以及
[0008]在所述第一金属膜表面生长第二金属膜；
[0009]其中，制备所述第一金属膜的第一金属的抗氧化性大于制备所述底膜的金属的抗氧化性；
[0010]所述底膜和所述第一金属膜在同一薄膜生长设备中制得，所述第二金属膜与所述底膜在不同薄膜生长设备中制得。
[0011]根据本申请的一些实施例，所述第一金属选自制备所述底膜的金属的同族或邻族金属。
[0012]根据本申请的一些实施例，所述第一金属膜的厚度为所述底膜厚度的5
‑
10％。
[0013]根据本申请的一些实施例，制备所述底膜的金属为超导金属。
[0014]可选的，所述超导金属选自铌、钽、钛或铝。
[0015]可选的，所述第一金属选自钼、钨。
[0016]根据本申请的一些实施例，所述制备方法还包括：对所述底膜和所述第一金属膜进行刻蚀处理。
[0017]根据本申请的一些实施例，在生长所述第二金属膜前，所述方法包括：
[0018]对所述第一金属膜进行离子清洗处理。
[0019]根据本申请的一些实施例，所述离子清洗处理的时间为0
‑
30s。
[0020]根据本申请的另一方面，还提供一种任一所述的制备方法制得的芯片。
[0021]与现有技术相比，本申请至少包括如下有益效果：
[0022]本申请提供一种芯片及其制备方法，通过在芯片的底层金属膜上设置一层抗氧化性较好的同族或邻族金属元素制备的覆盖层，可无需离子清洗或较短时间的离子清洗便能达到减小接触电阻的目的；从而芯片上的光刻胶不会受离子的轰击或只有较少的轰击，光刻胶不会因为轰击导致变性而难以剥离残留在芯片上，而光刻胶无残留，会大大提升芯片的性能，超导量子芯片的相干时间会延长。
[0023]本申请的覆盖层金属膜靶材易获取，且可以和底膜在同一个薄膜生长设备中制备，亦可以提高底膜与覆盖层的粘附性，不易脱落和变形。
[0024]本申请覆盖层金属膜的厚度为底膜厚度的5
‑
10％，既能保证覆盖住底膜，又不影响底膜的性能。
附图说明
[0025]图1为本申请示例实施例的芯片设计图形示意图。
[0026]图2为本申请示例实施例的芯片设计图形局部放大图。
[0027]图3为本申请示例实施例的芯片设计图形结果示意图。
[0028]图4为本申请对比例的芯片设计图形示意图。
具体实施方式
[0029]下面将结合本申请实施例对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0030]特别需要指出的是，针对本申请所做出的类似的替换和改动对本领域技术人员来说是显而易见的，它们都被视为包括在本申请。相关人员明显能在不脱离本申请内容、精神和范围内对本文所述的方法和应用进行改动或适当变更与组合，来实现和应用本申请技术。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
[0031]本申请如未注明具体条件者，均按照常规条件或制造商建议的条件进行，所用原料药或辅料，以及所用试剂或仪器未注明生产厂商者，均为可以通过市购获得的常规产品。
[0032]下面对本申请进行详细说明。
[0033]延长量子比特的相干时间需要不断优化材料生长和微加工制备工艺。主要包括高质量薄膜的生长，刻蚀边界的优化，表面和界面的处理。其中表面和界面的处理主要是采用离子清洗法。离子清洗法：去除底膜的氧化层，再生长金属薄膜，金属膜和底膜之间的接触电阻越小，芯片界面的能量损耗就少，比特的相干时间就会变长。
[0034]本申请发现，现有技术中离子清洗至少需要2min左右才能去除氧化膜，而离子清洗去除氧化物的同时，也会使芯片表面的光刻胶变性，最终导致芯片剥离之后表面有残胶，产生新的能量损耗源，因此想要兼顾小的接触电阻和无残胶的问题亟需解决，该问题大大增加了量子比特芯片制备的难度。本申请尝试采用抗氧化性较好的金属作为底膜的制备材
料，但其超导性质并不理想，无法制备性能完善的芯片。
[0035]基于此，本申请提供一种提高芯片底层金属膜抗氧化性的工艺方法，即在芯片的底层金属膜上设置一层抗氧化性较好的同族或邻族金属元素制备的覆盖层，能够保证底膜的性能的同时提高其抗氧化性；无需离子清洗或较短时间离子清洗也能达到降低接触电阻的效果。
[0036]下面结合具体实施例对本申请技术方案进行说明。
[0037]实施例本申请的测试样品
[0038]其底膜金属为钽，第一金属膜为钨，第二金属膜为铝。
[0039]对比例不含本申请第一金属膜的测试样品
[0040]其底膜为钽，第二金属膜为铝。
[0041]实验例对上述实施例和对比例的样品进行性能验证：
[0042]验证方法：
[0043]实施例的设计图形(如图1所示)：
[0044]共A、B两种结构；
[0045]A1、A2上下完全联通，作为电阻的参考；B1
‑
B3中间断开，后续通过IBE+镀铝膜打补丁的方式连接。
[0046]对比例的设计图形与实施例相同(如图4所示)
[0047]共C、D两种结构；
[0048]D1、D2上下完全联通，作为电阻的参考；C1
‑
C3中间断开，后续通过IBE+镀铝膜打补丁的方式连接。
[0049]验证步骤：
[0050]第一步：光刻，曝光出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片的制备方法，其特征在于，包括：制备底膜；在所述底膜表面生长第一金属膜；以及在所述第一金属膜表面生长第二金属膜；其中，制备所述第一金属膜的第一金属的抗氧化性大于制备所述底膜的金属的抗氧化性；所述底膜和所述第一金属膜在同一薄膜生长设备中制得，所述第二金属膜与所述底膜在不同薄膜生长设备中制得。2.根据权利要求1所述的制备方法，其特征在于，所述第一金属选自制备所述底膜的金属的同族或邻族金属。3.根据权利要求1所述的制备方法，其特征在于，所述第一金属膜的厚度为所述底膜厚度的5
‑
10％。4.根据权利要求2所述的制备方法，其特征在于，制备所述底膜的...

【专利技术属性】
技术研发人员：梁学慧，米振宇，
申请(专利权)人：北京量子信息科学研究院，
类型：发明
国别省市：