半导体装置制造方法及图纸

实施方式的半导体装置具备：硅层，位于硅基板与上部电极之间，具有单元区域、侧面和位于单元区域与侧面之间的末端区域；以及多晶硅部，被埋入到硅层的末端区域，与硅层接触，结晶颗粒密度比硅层高，包含重金属。硅层具有设在单元区域及末端区域中、且第1导电型杂质浓度比硅基板低、包含与多晶硅部所包含的重金属相同种类的重金属的第1导电型的漂移层。末端区域不包含与上部电极接触的基底层、与上部电极接触的源极层及栅极电极。接触的源极层及栅极电极。接触的源极层及栅极电极。

【技术实现步骤摘要】
半导体装置
[0001]关联申请
[0002]本申请以日本专利申请2021－49759号(申请日：2021年3月24日)为基础申请而主张优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]实施方式主要涉及半导体装置。

技术介绍

[0004]在MOSFET(Metal－Oxide－Semiconductor Field Effect Transistor)中，与基于栅极电极的控制的动作部独立地存在内置二极管(体二极管)。通过改善其内置二极管的反向恢复特性，能够贡献于电路的效率。作为改善内置二极管的反向恢复特性的方法，已知有向漂移层中导入重金属等、对漂移层中的载流子的寿命进行控制的方法。

技术实现思路

[0005]本专利技术的目的是提供一种能够使内置二极管的反向恢复特性提高的半导体装置。
[0006]根据技术方案，半导体装置具备：上部电极；下部电极；第1导电型的硅基板，位于上述上部电极与上述下部电极之间，与上述下部电极接触；硅层，位于上述硅基板与上述上部电极之间，具有单元区域、侧面和位于上述单元区域与上述侧面之间的末端区域；栅极电极，设在上述硅层的上述单元区域中；栅极绝缘膜，设在上述栅极电极与上述硅层之间；以及多晶硅部，被埋入到上述硅层的上述末端区域，与上述硅层接触，结晶颗粒密度比上述硅层高，包含重金属。上述硅层具有：第1导电型的漂移层，设在上述单元区域及上述末端区域中，第1导电型杂质浓度比上述硅基板低，包含与上述多晶硅部所包含的重金属相同种类的重金属；第2导电型的基底层，设在上述单元区域的上述漂移层上，与上述上部电极接触；以及第1导电型的源极层，设在上述基底层上，与上述上部电极接触，第1导电型杂质浓度比上述漂移层高；上述末端区域不包含与上述上部电极接触的上述基底层、与上述上部电极接触的上述源极层、及上述栅极电极。
附图说明
[0007]图1是第1实施方式的半导体装置的示意俯视图。
[0008]图2是沿着图1的A－A线的示意剖视图。
[0009]图3是第2实施方式的半导体装置的示意剖视图。
[0010]图4是第3实施方式的半导体装置的示意剖视图。
[0011]图5是第4实施方式的半导体装置的示意剖视图。
[0012]图6是各实施方式的第1变形例的半导体装置的示意俯视图。
[0013]图7是各实施方式的第2变形例的半导体装置的示意俯视图。
[0014]图8是各实施方式的第3变形例的半导体装置的示意剖视图。
具体实施方式
[0015]以下，参照附图对实施方式进行说明。另外，在各图中，对于相同的结构赋予相同的标号。在以下的实施方式中，将第1导电型设为n型，将第2导电型设为p型进行说明，但也可以将第1导电型设为p型，将第2导电型设为n型。
[0016][第1实施方式][0017]图1是第1实施方式的半导体装置1的示意俯视图。另外，在图1中为了使说明容易理解而仅表示了特征性的部分。
[0018]图2是沿着图1的A－A线的示意剖视图。
[0019]如图2所示，半导体装置1具备上部电极60、下部电极70、位于上部电极60与下部电极70之间的硅基板10、位于硅基板10与上部电极60之间的硅层20以及埋入在硅层20内的多个埋入构造部30。上部电极60的“上部”和下部电极70的“下部”是为了说明而使用的相对的位置关系，与重力的方向无关。埋入构造部30至少具有栅极电极31和栅极绝缘膜42。此外，在本实施方式中，埋入构造部30还具有场板电极32和将场板电极32的上端、下端及侧面覆盖的绝缘膜41。半导体装置1是通过栅极电极31的控制而在将上部电极60与下部电极70连结的方向(纵向)上流过电流的纵型半导体装置。
[0020]在硅基板10上设有硅层20。在硅基板10的背面设有下部电极70。在硅层20中形成有多个沟槽，在该沟槽内设有埋入构造部30。硅层20具有与埋入构造部30邻接的多个台面部20a。通过在硅层20中形成用来形成埋入构造部30的上述的各构成要素的沟槽，也同时形成与沟槽邻接的台面部20a。埋入构造部30未到达硅基板10。
[0021]如图1所示，多个埋入构造部30及多个台面部20a例如以条带状延伸。在条带状的多个埋入构造部30中，将多个埋入构造部30排列的方向上的位于最端部的埋入构造部设为最外埋入构造部30a。此外，将条带状的多个台面部20a中的与最外埋入构造部30a邻接的台面部设为最外台面部20b。
[0022]如图1所示，硅层20的平面形状是具有4个侧面300的四边形状。硅层20具有单元区域100和末端区域200。末端区域200位于单元区域100与侧面300之间。埋入构造部30及台面部20a设在单元区域100中。
[0023]具有4个侧面300的四边形状是任意的。例如，也可以是图6所示那样的长方形。在埋入构造30部以条带状延伸的情况下，条带延伸的方向的数量是任意的。例如，也可以是图6所示那样的在两方向上延伸的条带。此外，从由4个侧面300形成的平面形状的垂线方向观察时的埋入构造部30的形状也可以不是条带形状。例如，也可以是在比末端区域200靠内侧最密地排列的多个正六边形状或圆形的集合体。
[0024]如图2所示，硅层20具有设在硅基板10上的漂移层21、基底层22和源极层23。硅基板10及漂移层21的导电型是n型。漂移层21的n型杂质浓度比硅基板10的n型杂质浓度低。硅基板10及漂移层21设在单元区域100及末端区域200中。末端区域200不包括与上部电极60接触的基底层22、与上部电极60接触的源极层23及栅极电极31。
[0025]台面部20a包括漂移层21的一部分、设在该漂移层21的一部分上的p型的基底层22和设在基底层22的表面上的n型的源极层23。源极层23的n型杂质浓度比漂移层21的n型杂质浓度高。
[0026]与最外埋入构造部30a邻接的最外台面部20b包括漂移层21的一部分和设在该漂
移层21的一部分上的p型的基底层22。在最外台面部20b没有设置源极层23。因此，在最外台面部20b中，不进行基于栅极电极31的电流控制(MOS动作)。在末端区域200中，由电位的变动带来的耗尽层的扩展与单元区域100不同。通过将与末端区域200接近的台面部设为不MOS动作的最外台面部20b，形成最外埋入构造部30a，能够使单元区域100与末端区域200之间的耗尽层的扩展变得均匀，抑制耐压的下降。
[0027]在最外埋入构造部30a中，例如也可以在单侧(最外台面部20b侧)仅形成1个栅极电极31，也可以是完全不形成栅极电极31的构造。此外，在耐压的下降不成为问题的情况下，也可以不形成最外台面部20b及最外埋入构造部30a。相对于此，在耐压的下降成为问题的情况下，将最外台面部20b及最外埋入构造部30a设为1个组，将该组的数量设置2个以上。
[0028]在1个埋入构造部30中设有例如2个栅极电极31。在1个埋入构造部30中，栅极电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其中，具备：上部电极；下部电极；第1导电型的硅基板，位于上述上部电极与上述下部电极之间，与上述下部电极接触；硅层，位于上述硅基板与上述上部电极之间，具有单元区域、侧面和位于上述单元区域与上述侧面之间的末端区域；栅极电极，设在上述硅层的上述单元区域中；栅极绝缘膜，设在上述栅极电极与上述硅层之间；以及多晶硅部，被埋入到上述硅层的上述末端区域，与上述硅层接触，结晶颗粒密度比上述硅层高，包含重金属，上述硅层具有：第1导电型的漂移层，设在上述单元区域及上述末端区域中，第1导电型杂质浓度比上述硅基板低，包含与上述多晶硅部所包含的重金属相同种类的重金属；第2导电型的基底层，设在上述单元区域的上述漂移层上，与上述上部电极接触；以及第1导电型的源极层，设在上述基底层上，与上述上部电极接触，第1导电型杂质浓度比上述漂移层高，上述末端区域不包含：与上述上部电极接触的上述基底层、与上述上部电极接触的上述源极层、及上述栅极电极。2.如权利要求1所述的半导体装置，其中，上述多晶硅部将上述单元区域连续地包围。3.如权利要求1所述的半导体装置，其中，上述栅极电极及上述栅极绝缘膜设在上述单元区域的上述硅层内所埋入的构造部内，上述多晶硅部与上述下部电极之间的距离，比上述构造部与上述下部电极之间的距离短。4.如权利要求3所述的半导体装置，其中，上述构造部还包括与上述上部电极或上述栅极电极电连接的场板电极，上述场板电极处于上述栅极电极与上述硅基板之间。5....

【专利技术属性】
技术研发人员：马场祥太郎，加藤浩朗，藤农佑树，富田幸太，
申请(专利权)人：东芝电子元件及存储装置株式会社，
类型：发明
国别省市：