一种应用于高速TDC的动态范围可配置时间放大器制造技术

本发明专利技术涉及一种应用于高速TDC的动态范围可配置时间放大器，包括：第一D触发器(D1)、第二D触发器(D2)、第一与非门(Y1)、第二与非门(Y2)、第一反相器(F1)、第二反相器(F2)、第三反相器(F3)、延迟单元(DELAY)、第一缓冲器(B1)、第二缓冲器(B2)、第一单端时间间隔放大模块(TA1)和第二单端时间间隔放大模块(TA2)。本发明专利技术针对不同的输入时间间隔，提出了新型可配置时间放大器结构，可以改变不同输入范围时的初始放电电压，在小输入时间间隔范围能实现高速、高线性度，在大输入时间间隔范围也能保证很好的线性度，提高了该时间放大器的适用性。提高了该时间放大器的适用性。提高了该时间放大器的适用性。

【技术实现步骤摘要】
一种应用于高速TDC的动态范围可配置时间放大器


[0001]本专利技术属于集成电路
，涉及一种应用于高速TDC(Time to Digital Convert，时间数字转换器)的动态范围可配置时间放大器。

技术介绍

[0002]集成电路工艺遵循摩尔定律快速更迭，在先进纳米工艺下，晶体管尺寸的不断缩小、低本征增益、低电源电压和低信号摆幅特性加大了高性能模拟电路设计的难度，对模拟集成电路及传统电压域ADC设计带来了巨大的挑战,近年来提出的时间域模数转换器，由于其优秀的工艺适配性，较低的功耗和较小的面积，成为本领域的研究热点。
[0003]高线性度时间放大器在时间域模数转换器中广泛应用。时间放大器(Time Difference Amplifier，TDA or TA)等价于延迟放大器(又称延迟时间放大器)，指将两路电信号的上升沿间隔放大。
[0004]常用的时间放大器结构由于增益的线性范围与负载电容CL的取值相关，要想获得较大的输入时间间隔范围，CL的值也会随之增大，导致在输入时间间隔较小时，放电速度缓慢，时钟输出延时增大。

技术实现思路

[0005]为了解决现有技术中存在的上述问题，本专利技术提供了一种应用于高速TDC的动态范围可配置时间放大器。本专利技术要解决的技术问题通过以下技术方案实现：
[0006]本专利技术实施例提供了一种应用于高速TDC的动态范围可配置时间放大器，所述动态范围可配置时间放大器包括：
[0007]第一D触发器、第二D触发器、第一与非门、第二与非门、第一反相器、第二反相器、第三反相器、延迟单元、第一缓冲器、第二缓冲器、第一单端时间间隔放大模块和第二单端时间间隔放大模块，其中：
[0008]所述第一D触发器的D引脚端和所述第二D触发器的D引脚端连接电源端，所述第一D触发器的CLK引脚端连接所述第一反相器的TIP端，所述第一D触发器的CLKB引脚端连接所述第一反相器的TIPB端，所述第二D触发器的CLK引脚端连接所述第二反相器的TIN端，所述第二D触发器的CLKB引脚端连接所述第二反相器的TINB端，所述第一D触发器的Q引脚端连接所述第一与非门的第一输入端、所述第一单端时间间隔放大模块的ON引脚端，所述第二D触发器的Q引脚端连接所述第一与非门的第二输入端所述第二单端时间间隔放大模块的ON引脚端，所述第一与非门的输出端连接所述第一单端时间间隔放大模块的BOOST引脚端和所述第二单端时间间隔放大模块的BOOST引脚端，所述第一D触发器的RST引脚端连接所述第二D触发器的RST引脚端、并共同连接至所述第三反相器的RSTB端，所述第三反相器的RST端连接所述延迟单元的输出端、所述第一单端时间间隔放大模块的RST引脚端和所述第二单端时间间隔放大模块的RST引脚端，所述第一单端时间间隔放大模块的OUT引脚端连接所述第一缓冲器的输入端和所述第二与非门的第一输入端，所述第二单端时间间隔放大模块
的OUT引脚端连接所述第二缓冲器的输入端和所述第二与非门的第二输入端，所述第二与非门的输出端连接所述延迟单元的输入端，所述第一缓冲器的输出端输出TP信号，所述第二缓冲器的输出端输出TN信号。
[0009]在本专利技术的一个实施例中，所述第一反相器包括第一MOS管和第二MOS管，所述第一MOS管的源极连接电源端，所述第二MOS管的源极连接接地端，所述第一MOS管的漏极连接所述第二MOS管的漏极并共同连接至所述第一D触发器的CLKB引脚端，所述第一MOS管的栅极和所述第二MOS管的栅极连接、并共同连接至所述第一D触发器的CLK引脚端。
[0010]在本专利技术的一个实施例中，所述第二反相器包括第三MOS管和第四MOS管，所述第三MOS管的源极连接电源端，所述第四MOS管的源极连接接地端，所述第三MOS管的漏极连接所述第四MOS管的漏极、并共同连接至所述第二D触发器的CLKB引脚端，所述第三MOS管的栅极和所述第四MOS管的栅极连接、并共同连接至所述第二D触发器的CLK引脚端。
[0011]在本专利技术的一个实施例中，所述第三反相器包括第五MOS管和第六MOS管，所述第五MOS管的源极连接电源端，所述第六MOS管的源极连接接地端，所述第五MOS管的漏极连接所述第六MOS管的漏极、并共同连接至所述第一D触发器的RST引脚端和所述第二D触发器的RST引脚端，所述第五MOS管的栅极和所述第六MOS管的栅极连接所述延迟单元的输出端。
[0012]在本专利技术的一个实施例中，所述第一单端时间间隔放大模块和所述第二单端时间间隔放大模块均包括与门、第四反相器、放电通路模块、开关电容阵列模块、输出复位模块，其中：
[0013]所述与门的第一输入端连接BOOST引脚端，所述与门的第二输入端、所述第四反相器的输入端和所述放电通路模块的第一输入端均连接ON引脚端，所述与门的输出端连接所述放电通路模块的第二输入端，所述第四反相器的输出端连接所述放电通路模块，所述放电通路模块的输出端连接所述开关电容阵列模块和所述输出复位模块。
[0014]在本专利技术的一个实施例中，所述第四反相器包括第七MOS管和第八MOS管，所述第七MOS管的源极连接电源端，所述第八MOS管(M8)的源极连接接地端，所述第七MOS管的漏极连接所述第八MOS管(M8)的漏极、并共同连接至所述放电通路模块，所述第七MOS管的栅极和所述第八MOS管的栅极连接ON引脚端。
[0015]在本专利技术的一个实施例中，所述放电通路模块包括第九MOS管、第十MOS管、第十一MOS管、第十二MOS管、第十三MOS管、第十四MOS管，其中：
[0016]所述第九MOS管的源极和所述第十MOS管的源极均连接接地端，所述第九MOS管的栅极和所述第十MOS管的栅极连接，并共同连接至偏置电压VBIAS端，所述第九MOS管的漏极连接所述第十一MOS管的源极和所述第十二MOS管的源极，所述第十MOS管的漏极连接所述第十三MOS管的源极和所述第十四MOS管的源极，所述第十一MOS管的栅极连接ON引脚端，所述第十二MOS管的栅极和所述第十三MOS管的栅极连接、并共同连接所述第七MOS管的漏极和所述第八MOS管的漏极，所述第十二MOS管的漏极和所述第十三MOS管的漏极连接，并共同连接至固定电平VCM端，所述第十四MOS管的栅极连接所述与门的输出端，所述第十一MOS管的漏极和所述第十四MOS管的漏极连接所述开关电容阵列模块和所述输出复位模块。
[0017]在本专利技术的一个实施例中，所述开关电容阵列模块包括第十五MOS管、第十六MOS管、第十七MOS管、第十八MOS管、第十九MOS管、第二十MOS管、第一电容、第二电容、第三电容，其中：
[0018]所述第一电容、所述第二电容和所述第三电容的顶极板连接所述第十一MOS管的漏极、所述第十四MOS管的漏极和所述输出复位模块，所述第一电容的底极板连接所述第十五MOS管的漏极和所述第十六MOS管的漏极，所述第二电容的底极板连接所述第十七MOS管的漏极和所述第十八MOS管的漏极，所述第三电容的底极板连接所述第十九本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于高速TDC的动态范围可配置时间放大器，其特征在于，所述动态范围可配置时间放大器包括：第一D触发器(D1)、第二D触发器(D2)、第一与非门(Y1)、第二与非门(Y2)、第一反相器(F1)、第二反相器(F2)、第三反相器(F3)、延迟单元(DELAY)、第一缓冲器(B1)、第二缓冲器(B2)、第一单端时间间隔放大模块(TA1)和第二单端时间间隔放大模块(TA2)，其中：所述第一D触发器(D1)的D引脚端和所述第二D触发器(D2)的D引脚端连接电源端，所述第一D触发器(D1)的CLK引脚端连接所述第一反相器(F1)的TIP端，所述第一D触发器(D1)的CLKB引脚端连接所述第一反相器(F1)的TIPB端，所述第二D触发器(D2)的CLK引脚端连接所述第二反相器(F2)的TIN端，所述第二D触发器(D2)的CLKB引脚端连接所述第二反相器(F2)的TINB端，所述第一D触发器(D1)的Q引脚端连接所述第一与非门(Y1)的第一输入端、所述第一单端时间间隔放大模块(TA1)的ON引脚端，所述第二D触发器(D2)的Q引脚端连接所述第一与非门(Y1)的第二输入端、所述第二单端时间间隔放大模块(TA2)的ON引脚端，所述第一与非门(Y1)的输出端连接所述第一单端时间间隔放大模块(TA1)的BOOST引脚端和所述第二单端时间间隔放大模块(TA2)的BOOST引脚端，所述第一D触发器(D1)的RST引脚端连接所述第二D触发器(D2)的RST引脚端、并共同连接至所述第三反相器(F3)的RSTB端，所述第三反相器(F3)的RST端连接所述延迟单元(DELAY)的输出端、所述第一单端时间间隔放大模块(TA1)的RST引脚端和所述第二单端时间间隔放大模块(TA2)的RST引脚端，所述第一单端时间间隔放大模块(TA1)的OUT引脚端连接所述第一缓冲器(B1)的输入端和所述第二与非门(Y2)的第一输入端，所述第二单端时间间隔放大模块(TA2)的OUT引脚端连接所述第二缓冲器(B2)的输入端和所述第二与非门(Y2)的第二输入端，所述第二与非门(Y2)的输出端连接所述延迟单元(DELAY)的输入端，所述第一缓冲器(B1)的输出端输出TP信号，所述第二缓冲器(B2)的输出端输出TN信号。2.根据权利要求1所述的应用于高速TDC的动态范围可配置时间放大器，其特征在于，所述第一反相器(F1)包括第一MOS管(M1)和第二MOS管(M2)，所述第一MOS管(M1)的源极连接电源端，所述第二MOS管(M2)的源极连接接地端，所述第一MOS管(M1)的漏极连接所述第二MOS管(M2)的漏极并共同连接至所述第一D触发器(D1)的CLKB引脚端，所述第一MOS管(M1)的栅极和所述第二MOS管(M2)的栅极连接、并共同连接至所述第一D触发器(D1)的CLK引脚端。3.根据权利要求1所述的应用于高速TDC的动态范围可配置时间放大器，其特征在于，所述第二反相器(F2)包括第三MOS管(M3)和第四MOS管(M4)，所述第三MOS管(M3)的源极连接电源端，所述第四MOS管(M4)的源极连接接地端，所述第三MOS管(M3)的漏极连接所述第四MOS管(M4)的漏极、并共同连接至所述第二D触发器(D2)的CLKB引脚端，所述第三MOS管(M3)的栅极和所述第四MOS管(M4)的栅极连接、并共同连接至所述第二D触发器(D2)的CLK引脚端。4.根据权利要求1所述的应用于高速TDC的动态范围可配置时间放大器，其特征在于，所述第三反相器(F3)包括第五MOS管(M5)和第六MOS管(M6)，所述第五MOS管(M5)的源极连接电源端，所述第六MOS管(M6)的源极连接接地端，所述第五MOS管(M5)的漏极连接所述第六MOS管(M6)的漏极、并共同连接至所述第一D触发器(D1)的RST引脚端和所述第二D触发器(D2)的RST引脚端，所述第五MOS管(M5)的栅极和所述第六MOS管(M6)的栅极连接所述延迟
单元(DELAY)的输出端。5.根据权利要求1所述的应用于高速TDC的动态范围可配置时间放大器，其特征在于，所述第一单端时间间隔放大模块(TA1)和所述第二单端时间间隔放大模块(TA2)均包括与门(Y3)、第四反相器(F4)、放电通路模块、开关电容阵列模块、输出复位模块，其中：所述与门(Y3)的第一输入端连接BOOST引脚端，所述与门(Y3)的第二输入端、所述第四反相器(F4)的输入端和所述放电通路模块的第一输入端均连接ON引脚端，所述与门(Y3)的输出端连接...

【专利技术属性】
技术研发人员：丁瑞雪，仵梦童，励勇远，李伟健，刘术彬，沈易，朱樟明，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：