一种时序网表的获取方法、装置、电子设备和存储介质制造方法及图纸

本发明专利技术公开了一种时序网表的获取方法及装置，该方法包括：基于目标电路的拓扑结构，遍历目标电路中的各个节点，并记录各节点的节点信息；其中，节点信息包括输出边数量；根据各节点的输出边数量，通过输出边信息列表记录各节点的输出边信息；根据各节点的节点信息和输出边信息列表，获取时序网表。本发明专利技术实施例的技术方案，实现了时序网表中节点与数据传输线路的关联关系构建，在确保时序网表数据完整的同时，降低了节点的输出边信息占用的存储资源。降低了节点的输出边信息占用的存储资源。降低了节点的输出边信息占用的存储资源。

【技术实现步骤摘要】
一种时序网表的获取方法、装置、电子设备和存储介质


[0001]本专利技术涉及电路设计领域，尤其涉及一种时序网表的获取方法、装置、电子设备和存储介质。

技术介绍

[0002]FPGA( Field
‑
programmable Gate Array ,现场可编程门阵列)作为一种半定制电路，静态时序分析（Static Timing Analysis, STA）是确保其满足设计要求的重要保障。
[0003]时序网表是与FPGA匹配的EDA（Electronic Design Automation，电子设计自动化）软件中的一种数据存储结构，其作为STA的必要条件，包含了FPGA中的各种元件信息；现有技术中，对于时序网表中的输出边信息，通常是通过动态数组（vector）或者动态链表进行记录。
[0004]然而，由于输出边数量的不确定性，动态数组会为每个节点预留较大的存储空间，造成占用的存储资源过多；动态链表则需要通过前后关联位置的输出边来记录当前输出边信息，同样会占据较多的存储资源。

技术实现思路

[0005]本专利技术提供了一种时序网表的获取方法、装置、电子设备和存储介质，以解决时序网表占据的存储空间过大的问题。
[0006]根据本专利技术的一方面，提供了一种时序网表的获取方法，包括：基于目标电路的拓扑结构，遍历所述目标电路的各个节点，并记录各所述节点的节点信息；其中，所述节点信息包括输出边数量；根据各所述节点的输出边数量，通过输出边信息列表记录各所述节点的输出边信息；根据各所述节点的节点信息和所述输出边信息列表，获取时序网表。
[0007]根据本专利技术的另一方面，提供了一种时序网表的获取装置，包括：节点信息获取模块，用于基于目标电路的拓扑结构，遍历所述目标电路的各个节点，并记录各所述节点的节点信息；其中，所述节点信息包括输出边数量；输出边信息获取模块，用于根据各所述节点的输出边数量，通过输出边信息列表记录各所述节点的输出边信息；时序网表构建模块，用于根据各所述节点的节点信息和所述输出边信息列表，获取时序网表。
[0008]根据本专利技术的另一方面，提供了一种电子设备，所述电子设备包括：至少一个处理器；以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本专利技术任一实施例所述的
时序网表的获取方法。
[0009]根据本专利技术的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本专利技术任一实施例所述的时序网表的获取方法。
[0010]本专利技术实施例的技术方案，基于目标电路的拓扑结构，遍历目标电路中的各个节点，同时记录各节点的节点信息，并根据各节点的输出边数量，通过输出边信息列表记录了各节点的输出边信息，进而根据各节点的节点信息和输出边信息列表获取时序网表，实现了时序网表中节点与数据传输线路的关联关系构建，在确保时序网表数据完整的同时，降低了节点的输出边信息占用的存储资源。
[0011]应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
附图说明
[0012]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0013]图1A是根据本专利技术实施例一提供的一种时序网表的获取方法的流程图；图1B是根据本专利技术实施例一提供的节点之间输出边的结构示意图；图2是根据本专利技术实施例二提供的一种时序网表的获取方法的流程图；图3是根据本专利技术实施例三提供的一种时序网表的获取方法的流程图；图4是根据本专利技术实施例四提供的一种时序网表的获取装置的结构示意图；图5是实现本专利技术实施例的时序网表的获取方法的电子设备的结构示意图。
具体实施方式
[0014]为了使本
的人员更好地理解本专利技术方案，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分的实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本专利技术保护的范围。
[0015]需要说明的是，本专利技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本专利技术的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0016]实施例一图1A为本专利技术实施例一提供的一种时序网表的获取方法的流程图，本实施例可适
用于通过输出边信息列表记录节点的输出边信息，该方法可以由时序网表的获取装置来执行，该时序网表的获取装置可以采用硬件和/或软件的形式实现，该时序网表的获取装置可配置于电子设备中，典型的，可以配置于测试服务器中，该测试服务器用于执行设计电路的静态时序分析。如图1A所示，该方法包括：S101、基于目标电路的拓扑结构，遍历所述目标电路的各个节点，并记录各所述节点的节点信息；其中，所述节点信息包括输出边数量。
[0017]根据目标电路的拓扑结构，将目标电路中的元器件作为单元，将各个单元上的端口、引脚或者寄存器等组件作为节点，在遍历电路中各个节点的同时，记录与时序网表相关的节点信息；其中，目标电路可以是FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）中的设计电路，也可以是其它装置，例如，专用集成电路（ASIC）、专用标准产品（ASSP）和负载可编程逻辑设备（CPLD）中的电路；在本专利技术实施例中，可选的，对目标电路的结构和来源均不作具体限定。
[0018]输出边是当前节点将数据发送给其它节点的传输路径，也是当前节点与其它节点之间的物理连线；一个节点可能具有0个、1个或者多个输出边；例如，当前节点仅用于判断输入信号的数值为0值还是1值，该节点在获取到上述输入信号后，不再需要向外输出任何数据，那么该节点的输出边数量即为0；如图1B所示，节点C的输出边数量为0,节点A的输出边数量为1,节点B的输出边数量为2；节点信息还包括节点标识和单元标识；其中，节点标识，即当前节点的标识信息，用于区分当前节点与其它节点；单元标识，即当前节点所在单元的标识，用于表示当前节点的来源。
[0019]可选的，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时序网表的获取方法，其特征在于，包括：基于目标电路的拓扑结构，遍历所述目标电路的各个节点，并记录各所述节点的节点信息；其中，所述节点信息包括输出边数量；根据各所述节点的输出边数量，通过输出边信息列表记录各所述节点的输出边信息；根据各所述节点的节点信息和所述输出边信息列表，获取时序网表。2.根据权利要求1所述的方法，其特征在于，所述记录各所述节点的节点信息，包括：通过第一变量集合实时记录各所述节点的输出边数量；其中，所述第一变量集合包括多个第一临时变量，所述第一临时变量与所述节点一一匹配；所述根据各所述节点的输出边数量，通过输出边信息列表记录各所述节点的输出边信息，包括：清空各所述第一临时变量中的数据，并删除所述第一变量集合。3.根据权利要求1所述的方法，其特征在于，所述根据各所述节点的输出边数量，通过输出边信息列表记录各所述节点的输出边信息，包括：获取输出边数量不等于零的目标节点，根据目标节点数量设置所述输出边信息列表的行向量数量，并根据各所述目标节点的输出边数量分别设置各个行向量的数据位数。4.根据权利要求1所述的方法，其特征在于，所述输出边信息包括当前节点标识、输出边数量标识和对端节点信息；所述对端节点信息包括对端节点标识和传输延时标识。5.根据权利要求4所述的方法，其特征在于，所述根据各所述节点的输出边数量，通过输出边信息列表记录各所述节点的输出边信息，还包括：根据各所述节点对应的输出边数量中的最大值，设置所述输出边信息列表中所述输出边数量标识的数据位数；和/或根据各所述节点对应的传输延时中的最大值，设置所述输出边信息列表中所述传输延时标识的数据位数。6.根据权利要求1所述的方法，其特征在于...

【专利技术属性】
技术研发人员：曲志明，李玉洁，刘洋，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：